公开(公告)号：CN107251205B

公开(公告)日：2020-09-25

申请号：CN201680012544.7

申请日：2016-06-10

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 吉田崇一 ,  野口晴司 ,  河野宪司 ,  田边広光

IPC: H01L21/336 ,  H01L21/322 ,  H01L21/329 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供半导体装置和半导体装置的制造方法，在成为n－型漂移层(1)的n－型半导体基板的正面形成FS结构的RC‑IGBT的正面元件结构。接着，在n－型半导体基板的背面形成p+型集电区(10)、n+型阴极区(11)和n+型FS层(12)。n+型FS层(12)使用硒而形成。接着，从n－型半导体基板的背面照射轻离子，并且在n－型漂移层(1)的内部形成第一低寿命区域(31)。接着，从n－型半导体基板的背面照射轻离子，并且在n+型FS层(12)的内部形成第二低寿命区域(32)。接着，利用退火处理，降低n+型FS层(12)内部的结晶缺陷的缺陷密度。由此，能够抑制漏电流的增加、降低电损耗，并且提高合格率。

公开(公告)号：CN109478564A

公开(公告)日：2019-03-15

申请号：CN201780044661.6

申请日：2017-06-29

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L29/739 ,  H01L29/78

Abstract: 半导体装置具备多个IGBT元件和对应于各IGBT元件的续流二极管。多个IGBT元件并联地连接而被驱动。多个IGBT元件分别具有集电极区域(11)、漂移区域(10)、体区域(13)、将体区域贯通而到达漂移区域的沟槽栅极(G1、G2、G3、G4)、以及被体区域包围并且隔着绝缘膜而与沟槽栅极接触的发射极区域(14)。多个IGBT元件分别还具有形成了发射极区域的有源单元、没有形成发射极区域的伪单元、以及没有形成发射极区域的有源伪单元。有源伪单元具有体区域被电气地浮置的浮置单元。相对于有源单元和有源伪单元的总数，浮置单元的数量被设为5％以上且35％以下。

公开(公告)号：CN107750392A

公开(公告)日：2018-03-02

申请号：CN201680036701.8

申请日：2016-05-27

Applicant: 株式会社电装

Inventor： 河野宪司 ,  田边广光

IPC: H01L25/07 ,  H01L25/18 ,  H02M7/48

Abstract: 提供一种半导体芯片。半导体芯片具备：开关元件(11a～16a)，具有栅极电极；第1控制焊盘(71)，与上述栅极电极电连接，被施加控制上述开关元件的接通、断开的电压；以及第2控制焊盘(72)，在上述开关元件接通时，在与上述第1控制焊盘之间构成供控制电流流过的电流路径，上述第1控制焊盘以及上述第2控制焊盘中的某一方的控制焊盘被配置成被另一方的控制焊盘夹着。

公开(公告)号：CN101414816B

公开(公告)日：2012-03-28

申请号：CN200810212562.7

申请日：2008-09-05

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H03K17/567 ,  H01L27/06

CPC classification number: H01L27/0255 ,  H01L29/7397 ,  H01L2924/0002 ,  H02M1/32 ,  H02M2001/0009 ,  H03K17/0828 ,  H03K17/145 ,  H03K2217/0027 ,  H01L2924/00

Abstract: 本发明涉及具有内置二极管IGBT的半导体器件和具有内置二极管DMOS的半导体器件，根据本发明的半导体器件，包括：半导体衬底(80)；内置二极管的绝缘栅双极晶体管(20)，其具有设置在所述衬底中的绝缘栅双极晶体管(21a)和二极管(22a)，其中，所述绝缘栅双极晶体管包括栅极，并且被输入到该栅极中的驱动信号所驱动；以及反馈单元(10、30、40)，用于检测经过所述二极管的电流。所述驱动信号从外部单元输入所述反馈单元中。当所述反馈单元没有检测到经过所述二极管的电流时，所述反馈单元将所述驱动信号传送至所述绝缘栅双极晶体管的栅极，当所述反馈单元检测到经过所述二极管的电流时，所述反馈单元停止将所述驱动信号传送至所述绝缘栅双极晶体管的栅极。

公开(公告)号：CN101764139B

公开(公告)日：2011-08-03

申请号：CN200910266371.3

申请日：2009-12-24

Applicant: 株式会社电装

Inventor： 都筑幸夫 ,  田边广光 ,  河野宪司

IPC: H01L27/144 ,  H01L29/06

CPC classification number: H01L27/0664 ,  H01L29/0619 ,  H01L29/0834 ,  H01L29/7395 ,  H01L29/7397 ,  H03K17/0828 ,  H03K17/145

Abstract: 一种半导体器件(100)在半导体衬底(10)中包括垂直IGBT和垂直续流二极管。在半导体衬底(10)的第一表面侧部分设置多个基极区(11)，在半导体衬底(10)的第二表面侧部分交替设置多个集电极区(20)和多个阴极区(21)。基极区(11)包括多个在垂直IGBT处于工作状态时提供沟道(22)的区域(13)。半导体衬底(10)的第一侧部分包括多个IGBT区域(19)，每个IGBT区域位于相邻两个沟道(22)之间，包括与发射极电极电耦合的基极区(11)之一并与阴极区(21)之一相对。IGBT区域(19)包括多个窄区域(19a)和多个宽区域(19b)。

公开(公告)号：CN113302724B

公开(公告)日：2023-08-15

申请号：CN202080009812.6

申请日：2020-01-16

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L21/337 ,  H01L29/808 ,  H01L21/338 ,  H01L29/812

Abstract: 具备：漂移层(13)；沟道层(14)，配置在漂移层(13)上；源极层(17)，形成在沟道层(14)的表层部，杂质浓度比沟道层(14)高；栅极层(15)，在沟道层(14)中形成得比源极层(17)深；体层(16)，在沟道层(14)中形成得比源极层(17)深，与栅极层(15)分离；屏蔽层(18)，以与栅极层(15)分离的状态而与栅极层(15)对置地形成在沟道层(14)中的位于栅极层(15)与漂移层(13)之间的部分，被维持为与栅极层(15)不同的电位；以及漏极层(11)，隔着漂移层(13)而配置在与沟道层(14)相反的一侧。并且，使栅极层(15)的深度(Yg)相对于体层(16)的深度(Yb)的深度比为0.45以下。

公开(公告)号：CN110998810B

公开(公告)日：2023-07-18

申请号：CN201880048889.7

申请日：2018-07-26

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L21/337 ,  H01L21/338 ,  H01L29/06 ,  H01L29/78 ,  H01L29/808 ,  H01L29/812

Abstract: 具备JFET(10)、MOSFET(20)、以及配置在JFET(10)的栅极电极(13)与MOSFET(20)的源极电极(21)之间的JFET用调整电阻(42)，JFET(10)的源极电极(11)和MOSFET(20)的漏极电极(22)电连接，从而JFET(10)和MOSFET(20)被级联连接。并且，JFET用调整电阻(42)具有接通动作用的第1电阻电路(421)及断开动作用的第2电阻电路(422)。

公开(公告)号：CN115461875A

公开(公告)日：2022-12-09

申请号：CN202180029686.5

申请日：2021-04-20

Applicant: 株式会社电装

Inventor： 河野宪司

IPC: H01L29/78 ,  H01L21/337 ,  H01L21/338 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/06 ,  H01L29/808 ,  H01L29/812

Abstract: 具备：JFET(10)，具有源极电极(11)、漏极电极(12)、栅极电极(13)；以及MOSFET(20)，具有源极电极(21)、漏极电极(22)、栅极电极(23)；JFET(10)的源极电极(11)和MOSFET(20)的漏极电极(22)被电连接从而JFET(10)和MOSFET(20)被级联连接。并且，将JFET(10)的栅极电压的漏极电压依存性设为栅极电压依存性，调整栅极电压依存性以使得能够减小开关损耗。

公开(公告)号：CN105023845B

公开(公告)日：2018-05-08

申请号：CN201510151867.1

申请日：2015-04-01

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  河野宪司 ,  田边广光

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L29/0696 ,  G01R31/2601 ,  H01L22/14 ,  H01L22/30 ,  H01L24/48 ,  H01L24/49 ,  H01L24/85 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/7397 ,  H01L2224/05624 ,  H01L2224/45015 ,  H01L2224/4813 ,  H01L2224/48139 ,  H01L2224/49113 ,  H01L2224/85399 ,  H01L2224/85801 ,  H01L2924/00014 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/20756 ,  H01L2924/20757 ,  H01L2924/20758 ,  H01L2924/20759 ,  H01L2924/2076 ,  H01L2224/45099 ,  H01L2924/207

Abstract: 本发明提供一种具备伪沟槽MOS单元，并且市场故障率低的沟槽栅型的半导体装置的制造方法、半导体装置的评价方法以及半导体装置。首先，在n‑型半导体基板1的正面，形成具备在元件的深度方向上延伸的栅极电极(8)的沟槽MOS单元、和具备在元件的深度方向上延伸的伪栅极电极(18)的伪沟槽MOS单元。接下来，在n‑型半导体基板(1)的正面上，形成发射极电极(9)以及筛选焊盘DG。筛选焊盘DG与伪栅极电极(18)连接。接下来，在发射极电极(9)与筛选焊盘DG之间施加规定电压，来进行针对伪栅极绝缘膜(17)的筛选。接下来，通过覆盖发射极电极(9)以及筛选焊盘DG的镀膜(13)，来将发射极电极(9)与筛选焊盘DG短路，从而完成产品。

公开(公告)号：CN101197368B

公开(公告)日：2010-09-22

申请号：CN200710196466.3

申请日：2007-12-05

Applicant: 株式会社电装

Inventor： 尾关善彦 ,  河野宪司 ,  藤井哲夫

IPC: H01L27/04 ,  H01L27/06 ,  H01L21/822

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 通过以下节省成本的方式制造一种具有在一个半导体衬底(20)上具有多个有源元件(31-33、41-43)和无源元件(51、52)的半导体器件(100)，即使当所述有源和无源元件包括双侧电极元件(41-43、51、52)也是如此。当将半导体衬底划分为多个场区域(F1-F8)时，穿透半导体衬底的绝缘隔离沟槽(T)包围每一个场区域，以及多个有源元件或多个无源元件中的任意一方的每一个。此外，多个元件中的每一个具有一对分别设置在半导体衬底的两侧(S1、S2)中的每一侧上的用于电源的功率电极(dr1、dr2)，用作双侧电极元件。