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公开(公告)号：CN115357854A
公开(公告)日：2022-11-18
申请号：CN202211045832.6
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种高效的矩阵乘运算加速装置及方法，包括矩阵乘法加速单元、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加结果写回控制器和本地局部存储器，矩阵乘法加速单元包括呈二维脉动阵列排列的矩阵乘法加速核心，矩阵乘法加速单元通过北向数据加载器从本地局部存储器获取北向数据，西向数据整形与加载器从本地局部存储器获取西向数据并整形，矩阵乘法加速核心的运算单元进行乘加运算，乘加结果输入至累加缓冲器，全部运算结束后，累加结果写回本地局部存储器。本发明的有益技术性效果包括：北向数据可以预加载，掩盖延迟；2)固定北向数据，增加数据重用性；3)减少数据流动，降低功耗。
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公开(公告)号：CN110704362A
公开(公告)日：2020-01-17
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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公开(公告)号：CN103377141B
公开(公告)日：2016-10-12
申请号：CN201210107339.2
申请日：2012-04-12
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0802
Abstract: 一种高速存储区的访问方法及访问装置，其中所述访问方法包括：在处理器核心请求访问主存时，基于所述Cache数据在主存首地址、Cache行数据量、Cache行条目总数和Cache行有效位判断请求主存地址是否命中Cache；若所述请求主存地址命中Cache，则基于所述Cache数据在局部存储器首地址确定与所述请求主存地址对应的局部存储器地址，并基于所述局部存储器地址加载Cache数据；若所述请求主存地址未命中Cache，则基于所述不命中入口跳转至不命中处理例程。本技术方案简化了高速存储区的逻辑设计开销，提高了处理器的易编程性和适应性。
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公开(公告)号：CN102929588B
公开(公告)日：2015-04-08
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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公开(公告)号：CN102930008A
公开(公告)日：2013-02-13
申请号：CN201210423150.4
申请日：2012-10-29
Applicant: 无锡江南计算技术研究所
IPC: G06F17/30
Abstract: 一种向量查表方法以及处理器。第一多次查表指令字段用于标示向量查表操作，第二、第三多次查表指令字段为源操作数寄存器的索引号，第四多次查表指令字段为目标寄存器的索引号。第二多次查表指令字段指定的寄存器内容为查询基地址，第三多次查表指令字段指定的寄存器内容包含多个待查向量元素相对于查询基地址的偏移值，第四多次查表指令字段指定存放最终查询结果的单个目标寄存器。参照第三多次查表指令字段指定的寄存器内容的拼接格式，拼接成向量查表结果，写入第四多次查表指令字段指定的目标寄存器。待查向量元素偏移值在第三多次查表指令字段指定的寄存器中的位置，规定了对应元素最终在第四多次查表指令字段指定的目标寄存器中的位置。
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Patent Agency Ranking
公开(公告)号：CN102929588A
公开(公告)日：2013-02-13
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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公开(公告)号：CN102830952A
公开(公告)日：2012-12-19
申请号：CN201210326452.X
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种基于指令块的指令发射控制方法及装置、以及处理器。判断处于指令准备发射状态的指令的指令类型。若判定所述处于指令准备发射状态的指令的指令类型是栏栅指令，则进一步判断发射条件；若判定还有更先执行序的指令不能发射，则使得作为栏栅指令的所述处于指令准备发射状态的指令不能发射；若判定更先执行序的指令均能发射或均已发射，则发射作为栏栅指令的所述处于指令准备发射状态的指令。如果判定所述处于指令准备发射状态的指令的指令类型是普通指令，则进一步判断发射条件；若判定还有更先执行序的栏栅指令未发射，则使得作为普通指令的所述处于指令准备发射状态的指令不能发射；若判定无更先执行序的栏栅指令未发射，则发射作为普通指令的所述处于指令准备发射状态的指令。
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公开(公告)号：CN115357215A
公开(公告)日：2022-11-18
申请号：CN202211055136.3
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持累加及卸载的矩阵乘运算脉动阵列系统，包括呈矩阵排列的运算核心、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加结果写回控制器和本地局部存储器，累加缓冲器包括两个缓冲器，两个缓冲器交替工作于累加模式及卸载模式下，运算核心包括乘法器、加法器和累加数据寄存器，乘法器接收北向数据和西向数据，乘法器计算北向数据和西向数据的乘积，加法器与乘法器及累加数据寄存器连接，加法器计算乘法器输出值与累加数据寄存器值的和，并输出到南侧的运算核心的累加数据寄存器。本发明的有益技术效果包括：通过设置双缓冲器轮流工作在累加模式和卸载模式，进一步提高矩阵乘法运算的效率。
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公开(公告)号：CN115329264A
公开(公告)日：2022-11-11
申请号：CN202211047818.X
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持单步调试的矩阵乘运算脉动阵列装置及调试方法，其中装置包括呈矩阵排列的运算核心、脉动阵列控制器、累加缓冲器和本地局部存储器，脉动阵列控制器包括北向数据加载器、西向数据整形与加载器、累加结果写回控制器、本地局部存储器访问接口和描述符管理解析模块，累加结果回写控制器与累加缓冲器连接，描述符管理解析模块接收单步调试模式设置及断点地址，若单步调试模式设置为有效，则西向数据加载到相应的断点地址时，停止加载西向数据及北向数据，并将已计算的结果输出至累加缓冲器。本发明的有益技术效果包括：支持单步调试有助于排查运算程序的异常和错误，提高神经网络模型的训练和预测效率。
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公开(公告)号：CN115268838A
公开(公告)日：2022-11-01
申请号：CN202210966726.5
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲结构及其数据累加卸载方法。一种累加器缓冲结构，包括一累加器缓冲控制逻辑；以及多个累加器缓冲模块，每一所述累加器缓冲模块均包括双缓冲单元，包括第一缓冲和第二缓冲，当所述第一缓冲处于第一工作模式时，所述第二缓冲处于第二工作模式；当所述第一缓冲处于第二工作模式时，所述第二缓冲处于第一工作模式；其中，所述第一工作模式为对累加结果进行缓存。本发明的实施例中，累加器缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
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