公开(公告)号：CN120029584A

公开(公告)日：2025-05-23

申请号：CN202510119028.5

申请日：2025-01-24

Applicant: 安徽大学

Inventor： 李鑫 ,  王园阳 ,  潘震 ,  邢欣 ,  吴逸帆 ,  潘莹 ,  戴成虎 ,  刘玉 ,  蔺智挺 ,  吴秀龙

IPC: G06F7/523 ,  G06F7/544 ,  G06F15/78

Abstract: 本发明涉及模拟域存内计算技术领域，具体涉及一种符号转移乘单元电路、乘累加计算电路及模块。本发明提供了一种符号转移乘单元电路，包括：符号存储部、权重存储部、关断控制部、存内计算部。本发明设计了一种符号转移乘单元电路，将权值符号等效转移到输入值上，简化了带符号位乘法计算过程；使用电容模拟电压直接充电采样来实现模拟域计算，有效降低了PVT影响；采用左右两路电容以流水线式交替工作，解决了量化等待的限制，增高了工作效率，提高了吞吐率。

公开(公告)号：CN119917061A

公开(公告)日：2025-05-02

申请号：CN202510412737.2

申请日：2025-04-03

Applicant: 安徽大学

Inventor： 蔺智挺 ,  宋小凤 ,  吴秀龙 ,  刘玉 ,  戴成虎 ,  卢文娟 ,  李志刚 ,  李鑫 ,  赵强 ,  彭春雨

IPC: G06F7/544

Abstract: 本申请涉及一种有符号数乘累加运算电路、CIM芯片和电子设备，其中，该有符号数乘累加运算电路包括：权重存储阵列，其包括若干行列分布的存储模块，每个存储模块包括存储单元和NMOS管N5和N6，N5的栅极和漏极分别连接存储单元的存储节点QB和N6的源极，同列N5的源极连接同一位线BL，同行N6的栅极连接同一计算字线IWL，同列N6的漏极连接同一位线SL，位线BL的还连接参考电压，位线SL的还连接地端VSS，对多比特位权重W进行编码形成w=2W+1后按行存储在权重存储阵列中。该电路在更低的时间、面积和功耗开销下实现有符号数据的MAC存内计算，解决了目前有符号数乘累加运算电路的乘累加计算效率较低的问题。

公开(公告)号：CN119360924B

公开(公告)日：2025-03-11

申请号：CN202411958430.4

申请日：2024-12-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吕婧 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  刘玉 ,  李鑫 ,  吴秀龙

IPC: G11C16/24 ,  G11C16/26 ,  G11C7/06

Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及一种减小位线耦合电容影响的DRAM阵列电路及模块。本发明包括：目标阵列、参考阵列、奇行灵敏放大器SAk、偶行灵敏放大器SAj、奇行预充电路PREk、奇行开关Sbl,k、奇行开关Sblb,k。本发明将DRAM阵列电路的位线按照奇偶行进行划分，通过对奇行位线增设额外的预充电路、并配合奇行位线与奇行灵敏放大器进行接通或断开，实现奇偶读取；本发明的奇偶读取相较于传统DRAM阵列读取，能够大幅度降低DRAM阵列耦合电容的影响，显著提升DRAM阵列读取结果准确率。本发明解决了传统DRAM阵列电路进行读取时受位线耦合电容影响大的问题。

公开(公告)号：CN119045778A

公开(公告)日：2024-11-29

申请号：CN202411143115.6

申请日：2024-08-20

Applicant: 安徽大学

Inventor： 蔺智挺 ,  王东骋 ,  王鑫 ,  吴秀龙 ,  刘玉 ,  戴成虎 ,  赵强 ,  胡薇 ,  郝礼才 ,  李鑫 ,  周永亮 ,  李志刚

IPC: G06F7/556 ,  G06F7/544 ,  G06F7/485 ,  G06F7/487 ,  G06F7/02 ,  G06N3/063

Abstract: 本发明属于集成电路技术领域，具体涉及一种指数和归一化电路、最大值搜索电路、MAC电路及芯片，以及集成有浮点型MAC电路的CIM芯片。其中，最大值搜索电路由按列排布的多个比较单元构成，每个比较单元包含3个NMOS管N1～N3，1个PMOS管P1，1个与门AND1，1个或门OR1，一个反相器INV1。该电路采用交叉结构设计，电路更简单，识别速度更快。指数和归一化电路则包括：加法阵列、数据传输模块、最大值搜索电路和输出模块，该电路可以将运算过程的多个工序采用流水线的策略依次完成，并对部分工序进行并行处理，缩短整个任务中的延迟，更高效的处理指数归一化任务，并降低电路的面积开销和功耗水平。本发明解决了现有技术缺乏指数和归一化的专用电路的问题。

公开(公告)号：CN118711630A

公开(公告)日：2024-09-27

申请号：CN202410826278.8

申请日：2024-06-25

Applicant: 安徽大学

Inventor： 蔺智挺 ,  文泽世 ,  吴秀龙 ,  戴成虎 ,  胡薇 ,  彭春雨 ,  赵强 ,  卢文娟 ,  李鑫 ,  刘玉 ,  周永亮

IPC: G11C11/408 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/4074

Abstract: 本申请涉及一种基于14T‑TFET‑SRAM单元电路的带符号乘法与乘累加运算电路，单元电路包括NTFET管N0‑N6以及PTFET管P0‑P6；P0的源极、漏极和栅极分别与P4的漏极、N0的漏极和栅极电连接，P0的漏极设置有存储节点Q；P1的源极、漏极和栅极分别与电源VDD、N1的漏极和栅极电连接，P1的漏极设置有存储节点QB；P2的源极、漏极和栅极分别与P3的漏极、N2的漏极和N4的栅极电连接；P3的源极和栅极分别与电源VDD和写控制信号线WLB电连接；P4的源极和栅极分别与电源VDD和N2的栅极电连接；P5的源极、漏极和栅极分别与P6的漏极、位线RBLB和N1的漏极电连接；P6的源极和栅极分别与电源VDD和输入字线INWLB电连接；N0的源极与N4的漏极电连接；N1的源极与地线VSS电连接；N2的源极和栅极分别与N3的漏极和写控制信号BLB电连接；N3的源极和栅极分别与地线VSS和写控制信号线WL电连接；N4的源极和栅极分别与地线VSS和写控制信号线BL电连接；N5的源极、漏极和栅极分别与地线VSS、N6的源极和N2的漏极电连接；N6的漏极和栅极分别与位线RBL和输入字线INWL电连接。解决了现有的TFET‑SRAM单元电路的静态功耗大的问题。

公开(公告)号：CN118018028A

公开(公告)日：2024-05-10

申请号：CN202410157821.X

申请日：2024-02-04

Applicant: 安徽大学

Inventor： 吴秀龙 ,  侯羽倩 ,  蔺智挺 ,  彭春雨 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: H03M3/00

Abstract: 本发明涉及调制器设计技术领域，具体涉及具有共享运放与可平均积分电容的调制电路、及调制器。本发明的调制电路包括：可控开关部、电容部、全差分运算放大器OP。全差分运算放大器OP在可控开关部切换下作为二阶积分的共享运放使用。本发明通过设计的可控开关部，使采样电容、积分电容所在支路的前后都通过开关实现控制，进而切换全差分运算放大器OP与采样电容、积分电容的连接方式，实现对全差分运算放大器OP共享使用的效果，这样不仅可以克服工艺变化，还可以减少运算放大器的电容负载，从而能够实现低功耗。本发明还通过设计的可控开关部，还实现了正负积分电容的交换，利用平均效应克服积分电容的失配。

公开(公告)号：CN117955463A

公开(公告)日：2024-04-30

申请号：CN202410129194.9

申请日：2024-01-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  刘浩龙 ,  彭春雨 ,  戴成虎 ,  赵强 ,  吴秀龙 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: H03K5/24

Abstract: 本申请涉及一种双向型动态比较器和电子设备，动态比较器包括：第一充电模块，包括第一充电单元和第二充电单元，第一充电单元和第二充电单元的输入端均连接电源，第一充电单元和第二充电单元的输出端通过第一开关模块分别连接预放大电路的第一输出端和第二输出端；第一放电模块，包括第一放电单元和第二放电单元，第一放电单元和第二放电单元的输入端通过第二开关模块分别连接预放大电路的第一输出端和第二输出端，第一放电单元和第二放电单元的输出端均接地。其预放大电路在预放大阶段对两个输出端进行充电，在锁存阶段对两个输出端进行放电，此阶段将不再消耗电能，进而降低了动态比较器的功耗，解决了现有的动态放大器具有较大功耗的问题。

公开(公告)号：CN117056277A

公开(公告)日：2023-11-14

申请号：CN202311050617.X

申请日：2023-08-18

Applicant: 安徽大学

Inventor： 蔺智挺 ,  李劲铮 ,  吴秀龙 ,  彭春雨 ,  刘玉 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: G06F15/78 ,  G06F7/544 ,  G11C11/413

Abstract: 本发明属于集成电路技术领域，具体涉及一种基于读写分离SRAM配置自适应扫描ADC的乘累加存内计算电路，以及对应的CIM芯片。该电路包括：存算阵列，行信号线、列信号线、模式控制电路、以及量化电路。其中，存算阵列由多个8TSRAM单元按阵列排布而成。行信号线包括WL、RWL和SW；列信号线包括BL、BLB和RBL。模式控制电路用于切换行信号线和列信号线的接入状态。模式控制电路包括行开关组和列开关组。行开关组用于调整RBL的接线端口。列开关组分别用于调整RWL的接线端口，SW的接地状态。以及RWL和SW连通状态。量化电路用于对逻辑运算的结果进行量化和输出。本发明的电路具备数据存储和MAC功能，并克服了传统方案在集成度、功耗和能效方面的不足。

公开(公告)号：CN116052741A

公开(公告)日：2023-05-02

申请号：CN202310055641.6

申请日：2023-01-17

Applicant: 安徽大学

Inventor： 蔺智挺 ,  陈敏 ,  余克峰 ,  吴秀龙 ,  彭春雨 ,  李鑫 ,  郝礼才 ,  刘玉 ,  赵强 ,  卢文娟 ,  周永亮

IPC: G11C11/401 ,  G06F11/14

Abstract: 本发明属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路。非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。矫正电路用于解决3T1R1C存储电路数据恢复时的数据反相问题，DRAM和存算电路以3T1R1C存储电路为基本存储单元设计。本发明解决了DRAM断电丢数据，以及执行乘累加运算的精度易受到位线电压变化、驱动波动、器件不匹配等因素影响问题。

公开(公告)号：CN114724629A

公开(公告)日：2022-07-08

申请号：CN202210405901.3

申请日：2022-04-18

Applicant: 安徽大学 ,  中国电子科技集团公司第三十八研究所

Inventor： 刘玉 ,  王强 ,  王安

IPC: G16B20/30 ,  G16B50/30 ,  G06Q10/04 ,  G06N3/04 ,  G06K9/62

Abstract: 本发明提供物种特异性蛋白质翻译后修饰位点预测方法及系统包括：通过数据预处理获取翻译后修饰位点及差异物种训练样本；构建出序列特征提取网络并设置分类器及领域类别判别器；语义对抗策略处理所述差异物种训练样样本，以得到样本配对组；使用所述人类翻译后修饰样本训练所述序列特征提取网络及分类器，根据所述样本配对组训练领域类别判别器，以区分输入样本对的组别信息，交替训练序列特征提取网络和领域类别判别器，以使所述序列特征提取网络、所述分类器及所述领域类别判别器学习到领域不变性判别特征空间；评估深度神经网络的性能。解决了预测方式低效、昂贵、耗时、拟合以及预测精度低的技术问题。