公开(公告)号：CN1700430A

公开(公告)日：2005-11-23

申请号：CN200510067475.3

申请日：2005-04-25

Applicant: 三洋电机株式会社

Inventor： 石田裕康 ,  久保博稔 ,  宫原正二 ,  恩田全人

IPC: H01L21/336 ,  H01L21/768 ,  H01L21/28 ,  H01L21/324

CPC classification number: H01L29/7813 ,  H01L21/3003 ,  H01L21/76886 ,  H01L21/823487 ,  H01L29/456

Abstract: 一种半导体装置的制造方法。在MOSFET中，在形成元件区域后，与势垒金属层连续而形成配线层，进行氢烧结。但是，由于势垒金属层的吸附特性，在n沟道型时，阈值电压下降。因此，沟道层的杂质浓度升高，具有不能降低导通电阻的问题。在本发明中，在形成势垒金属层后，在层间绝缘膜上的势垒金属层上设置开口部，形成配线层，然后进行氢烧结处理。由此，进一步增加到达衬底的氢量并抑制阈值电压降低。由于沟道层的杂质浓度也可降低，故导通电阻降低。

公开(公告)号：CN100449781C

公开(公告)日：2009-01-07

申请号：CN200410103716.0

申请日：2004-12-28

Applicant: 三洋电机株式会社

Inventor： 恩田全人 ,  久保博稔 ,  宫原正二 ,  石田裕康 ,  斋藤洋明

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L21/26586 ,  H01L29/0869 ,  H01L29/4236 ,  H01L29/66727 ,  H01L29/66734

Abstract: 一种绝缘栅极型半导体装置及其制造方法，其解决由于层间绝缘膜从衬底表面突出而产生的如下可靠性问题等，在形成于其上的源电极上产生有分步敷层，引线结合时的应力使层间绝缘膜或衬底产生裂纹，而不能均匀地形成源电极而配线电阻增大。将层间绝缘膜完全埋入槽内。由此，由于源电极可大致平坦地在栅电极上部形成，故可防止分步敷层产生的不良。在裂纹，源极区域底盘区域、层间绝缘膜形成的三个工序中使用一片掩膜，可减小掩膜的对准误差的裕量，可实现比线宽限制的限界值更紧缩的设计。

公开(公告)号：CN100454577C

公开(公告)日：2009-01-21

申请号：CN200510107043.0

申请日：2005-09-27

Applicant: 三洋电机株式会社

Inventor： 久保博稔 ,  东条润一郎 ,  斋藤洋明 ,  恩田全人 ,  岩田哲 ,  柳田正道

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/42368 ,  H01L29/66734

Abstract: 一种绝缘栅型半导体装置及其制造方法，为降低槽型MOSFET的电容，在槽底部形成绝缘膜构成的电容层的方法是众所周知的。但是，绝缘膜的电容层难于实现稳定的形成。由非掺杂多晶硅形成电容层。和由绝缘膜形成的电容层不同，可抑止接缝的产生等，可形成稳定的电容层。另外作为电容层使用的多晶硅也可以是掺杂的多晶硅，由于形成于多晶硅表面的氧化膜也作为电容层起作用，故可提供低电容的绝缘栅型器件。

公开(公告)号：CN1773724A

公开(公告)日：2006-05-17

申请号：CN200510098147.X

申请日：2005-09-08

Applicant: 三洋电机株式会社

Inventor： 柳田正道 ,  久保博稔 ,  东条润一郎 ,  斋藤洋明 ,  恩田全人

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/1095 ,  H01L29/66734

Abstract: 一种半导体装置及其制造方法，沟道层通过进行杂质的离子注入及扩散形成，在形成沟道层后，进行栅极氧化膜形成等高温的热处理工序，故产生了杂质浓度分布深，且由于硼的耗尽使杂质浓度分布产生偏差的问题。本发明中，在形成槽、栅极氧化膜及栅极电极后，通过进行加速电压不同的高加速离子注入，形成沟道层。沟道层是不进行基于热处理的扩散的杂质注入层，通过由高加速离子注入机进行多次的离子注入，可使槽深度方向的杂质浓度大致均匀。可降低对特性没有影响的第二区域，因此，得到所需最小限度的深度的沟道层。由此，可使槽较浅，谋求低电容化，可通过减薄外延层，实现低导通电阻化。

公开(公告)号：CN1601756A

公开(公告)日：2005-03-30

申请号：CN200410074901.1

申请日：2004-08-30

Applicant: 三洋电机株式会社

Inventor： 恩田全人 ,  久保博稔 ,  宫原正二 ,  石田裕康

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L29/7811 ,  H01L29/407 ,  H01L29/7813 ,  Y10S257/908

Abstract: 一种半导体装置及其制造方法。其解决现有的功率MOSFET通过宽的环状区和屏蔽金属来防止周边的翻转时的周边区域的面积变大使扩大元件区域的面积是有限的。本发明半导体装置设置MIS(MOS)结构的防止翻转区域。其宽度例如只要有多晶硅宽度便可，在沟槽深度方向获取氧化膜面积。由此，即使不扩大周边区域的面积也可减少泄漏电流，由于元件区域扩大，故可降低MOSFET的接通电阻。

公开(公告)号：CN100463219C

公开(公告)日：2009-02-18

申请号：CN200410074901.1

申请日：2004-08-30

Applicant: 三洋电机株式会社

Inventor： 恩田全人 ,  久保博稔 ,  宫原正二 ,  石田裕康

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L29/7811 ,  H01L29/407 ,  H01L29/7813 ,  Y10S257/908

Abstract: 一种半导体装置及其制造方法。其解决现有的功率MOSFET通过宽的环状区和屏蔽金属来防止周边的反型时的周边区域的面积变大使扩大元件区域的面积是有限的。本发明半导体装置设置MIS(MOS)结构的防止反型区域。其宽度例如只要有多晶硅宽度便可，在沟槽深度方向获取氧化膜面积。由此，即使不扩大周边区域的面积也可减少泄漏电流，由于元件区域扩大，故可降低MOSFET的接通电阻。

公开(公告)号：CN1770468A

公开(公告)日：2006-05-10

申请号：CN200510107043.0

申请日：2005-09-27

Applicant: 三洋电机株式会社

Inventor： 久保博稔 ,  东条润一郎 ,  斋藤洋明 ,  恩田全人 ,  岩田哲 ,  柳田正道

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/42368 ,  H01L29/66734

Abstract: 一种绝缘栅型半导体装置及其制造方法，为降低槽型MOSFET的电容，在槽底部形成绝缘膜构成的电容层的方法是众所周知的。但是，绝缘膜的电容层难于实现稳定的形成。由非掺杂多晶硅形成电容层。和由绝缘膜形成的电容层不同，可抑止接缝的产生等，可形成稳定的电容层。另外作为电容层使用的多晶硅也可以是掺杂的多晶硅，由于形成于多晶硅表面的氧化膜也作为电容层起作用，故可提供低电容的绝缘栅型器件。

公开(公告)号：CN1645628A

公开(公告)日：2005-07-27

申请号：CN200410103716.0

申请日：2004-12-28

Applicant: 三洋电机株式会社

Inventor： 恩田全人 ,  久保博稔 ,  宫原正二 ,  石田裕康 ,  斋藤洋明

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L21/26586 ,  H01L29/0869 ,  H01L29/4236 ,  H01L29/66727 ,  H01L29/66734

Abstract: 一种绝缘栅极型半导体装置及其制造方法，其解决由于层间绝缘膜从衬底表面突出而产生的如下可靠性问题等，在形成于其上的源电极上产生有分步敷层，引线结合时的应力使层间绝缘膜或衬底产生裂纹，而不能均匀地形成源电极而配线电阻增大。将层间绝缘膜完全埋入槽内。由此，由于源电极可大致平坦地在栅电极上部形成，故可防止分步敷层产生的不良。在裂纹，源极区域底盘区域、层间绝缘膜形成的三个工序中使用一片掩膜，可减小掩膜的对准误差的裕量，可实现比线宽限制的限界值更紧缩的设计。