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公开(公告)号：CN106486153B
公开(公告)日：2019-04-19
申请号：CN201610768898.6
申请日：2016-08-30
Applicant: 三星电子株式会社
IPC: G11C11/16
Abstract: 一种半导体存储器件包括存储单元中的短路可变电阻器元件。所述半导体存储器件包括：主单元和参考单元，其每个包括单元晶体管和可变电阻器元件。通过施加磁性隧道结(MTJ)元件的击穿电压、并联地连接到导电通孔元件、连接到在单元晶体管与可变电阻器元件之间的节点处的参考位线或者利用导电通孔元件替换可变电阻器元件，使所述参考单元的可变电阻器元件短路。感测放大器通过检测和放大在主单元的位线中流动的电流以及在参考电阻器所连接到的参考位线中流动的电流，来提高主单元的感测容限。
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公开(公告)号：CN101075620B
公开(公告)日：2012-03-21
申请号：CN200710103469.8
申请日：2007-05-18
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 本发明公开了一种非易失存储器集成电路器件及其制造方法。所述非易失存储器集成电路器件包括半导体衬底、字线和选择线、以及浮置结区、位线结区和公共源极区。半导体衬底具有多个基本矩形场区，且每个基本矩形场区的短边和长边分别平行于矩阵的行和列方向。字线和选择线在半导体衬底上平行于行方向延伸，字线穿过排列在行方向的多个基本矩形场区，且选择线与排列在矩阵的行方向的基本矩形场区部分重叠，从而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下。浮置结区，形成于半导体衬底内在字线和选择线之间；位线结区，形成与浮置结区相对；和公共源极区，与浮置结区相对形成。
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公开(公告)号：CN1534769A
公开(公告)日：2004-10-06
申请号：CN200410032000.6
申请日：2004-03-31
Applicant: 三星电子株式会社
IPC: H01L21/8247
CPC classification number: H01L21/28282 , H01L29/66833 , H01L29/7923
Abstract: 一种利用反向自对准过程制造双ONO形式的SONOS存储器的方法，其中，在栅极下面形成一ONO电介质层，并且不论光刻极限如何，利用反向自对准过程，将该ONO电介质层实际上分开为两个部分。为了容易进行反向自对准，采用用于确定ONO电介质层的宽度的缓冲层和隔片。这样，可以适当地调整在编程和擦试过程中，俘获的电荷的分散，从而改善SONOS的特性，本发明可以防止在编程和擦试操作后，随着时间变化电荷的再分布。
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公开(公告)号：CN100345284C
公开(公告)日：2007-10-24
申请号：CN200410032000.6
申请日：2004-03-31
Applicant: 三星电子株式会社
IPC: H01L21/8247
CPC classification number: H01L21/28282 , H01L29/66833 , H01L29/7923
Abstract: 一种利用反向自对准过程制造双ONO形式的SONOS存储器的方法，其中，在栅极下面形成一ONO电介质层，并且不论光刻极限如何，利用反向自对准过程，将该ONO电介质层实际上分开为两个部分。为了容易进行反向自对准，采用用于确定ONO电介质层的宽度的缓冲层和隔片。这样，可以适当地调整在编程和擦试过程中，俘获的电荷的分散，从而改善SONOS的特性，本发明可以防止在编程和擦试操作后，随着时间变化电荷的再分布。
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Patent Agency Ranking
公开(公告)号：CN115548023A
公开(公告)日：2022-12-30
申请号：CN202210340041.X
申请日：2022-03-30
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11531
Abstract: 一种集成电路包括：源极区域，布置在衬底的上部中；一对分栅结构，分别在源极区域的相对侧上，其中，所述一对分栅结构中的每一个包括浮栅电极层以及设置在浮栅电极层上的控制栅电极层；擦除栅结构，在源极区域上位于所一对分栅结构之间，并包括擦除栅电极层；一对选择栅结构，分别在一对分栅结构的外侧壁上；以及一对栅极间隔物，其中，每个栅极间隔物设置在一对分栅结构中的一个分栅结构与一对选择栅结构中的一个选择栅结构之间，包括第一栅极间隔物和设置在第一栅极间隔物上的第二栅极间隔物，还设置在一对分栅结构中的所述一个分栅结构的外侧壁上，以及所述第二栅极间隔物的最下端位于比浮栅电极层的上表面低的高度处。
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公开(公告)号：CN107017275B
公开(公告)日：2021-09-14
申请号：CN201610900391.1
申请日：2016-10-14
Applicant: 三星电子株式会社
Abstract: 本公开提供了磁存储装置。一种磁存储装置包括：基板；在基板上的着陆焊盘；第一磁隧道结图案和第二磁隧道结图案，设置在基板上并且当从平面图观看时与着陆焊盘间隔开；以及互连结构，将第二磁隧道结图案的顶表面电连接到着陆焊盘。当从平面图观看时，着陆焊盘和第一磁隧道结图案之间的距离大于第一磁隧道结图案和第二磁隧道结图案之间的距离，并且着陆焊盘和第二磁隧道结图案之间的距离大于第一磁隧道结图案和第二磁隧道结图案之间的距离。
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公开(公告)号：CN107017275A
公开(公告)日：2017-08-04
申请号：CN201610900391.1
申请日：2016-10-14
Applicant: 三星电子株式会社
CPC classification number: H01L27/228 , H01L43/02 , H01L43/08
Abstract: 本公开提供了磁存储装置。一种磁存储装置包括：基板；在基板上的着陆焊盘；第一磁隧道结图案和第二磁隧道结图案，设置在基板上并且当从平面图观看时与着陆焊盘间隔开；以及互连结构，将第二磁隧道结图案的顶表面电连接到着陆焊盘。当从平面图观看时，着陆焊盘和第一磁隧道结图案之间的距离大于第一磁隧道结图案和第二磁隧道结图案之间的距离，并且着陆焊盘和第二磁隧道结图案之间的距离大于第一磁隧道结图案和第二磁隧道结图案之间的距离。
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公开(公告)号：CN101075620A
公开(公告)日：2007-11-21
申请号：CN200710103469.8
申请日：2007-05-18
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 本发明公开了一种非易失存储器集成电路器件及其制造方法。所述非易失存储器集成电路器件包括半导体衬底、字线和选择线、以及浮置结区、位线结区和公共源极区。半导体衬底具有多个基本矩形场区，且每个基本矩形场区的短边和长边分别平行于矩阵的行和列方向。字线和选择线在半导体衬底上平行于行方向延伸，字线穿过排列在行方向的多个基本矩形场区，且选择线部分重叠排列在矩阵的行方向的基本矩形场区，从而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下。浮置结区，形成于半导体衬底内在字线和选择线之间；位线结区，形成与浮置结区相对；和公共源极区，与浮置结区相对形成。
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