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公开(公告)号：CN111863825B
公开(公告)日：2023-12-26
申请号：CN202010234941.7
申请日：2020-03-30
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器件及其制造方法。该半导体存储器件包括：第一半导体图案，在衬底上并包括彼此背对的第一端和第二端；第一导电线，在该第一端和该第二端之间、与该第一半导体图案的侧表面相邻并垂直于衬底的顶表面；第二导电线，与第一半导体图案的第一端接触，与第一导电线间隔开，并平行于衬底的顶表面；以及数据存储图案，与第一半导体图案的第二端接触。第一导电线具有与第一半导体图案的侧表面相邻地突出的突起。
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公开(公告)号：CN115483221A
公开(公告)日：2022-12-16
申请号：CN202210363814.6
申请日：2022-04-07
Applicant: 三星电子株式会社
Inventor： 孙龙勋
IPC: H01L27/1157 , H01L27/11582 , H01L27/11575 , H01L27/11565 , H01L27/11573
Abstract: 一种三维半导体存储器器件可以包括：包括单元阵列区域和接触区域的衬底；包括层间介电层和栅电极的堆叠结构；源极结构；以及位于衬底和堆叠结构之间的模制结构。第一竖直沟道结构在单元阵列区域上处于竖直沟道孔中。第一竖直沟道结构中的每一个可以包括顺序层叠在一个竖直沟道孔的内侧表面上的第一阻挡图案、数据存储图案和竖直半导体图案。模制结构可以包括顺序堆叠在衬底上的第一缓冲绝缘层、第一半导体层、第二缓冲绝缘层和第二半导体层。源极结构可以与竖直半导体图案的侧表面的一部分物理接触。
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公开(公告)号：CN107331667A
公开(公告)日：2017-11-07
申请号：CN201710228177.0
申请日：2017-04-10
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/11573 , H01L27/11582 , H01L27/1157
CPC classification number: H04L5/0091 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L29/66666 , H01L29/66833 , H01L29/7926 , H04L1/1812 , H01L27/11573
Abstract: 一种非易失性存储结构包括：水平地延伸的基板；从基板竖直地延伸的填充绝缘图案；多个有源沟道图案，绕填充绝缘图案的周边以Z字形图案从基板竖直地延伸，每个有源沟道图案具有相应的非圆形形状的水平截面；以及多条栅线的竖直堆叠，每个竖直堆叠绕填充绝缘图案和多个有源沟道图案水平地延伸。
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公开(公告)号：CN102194826A
公开(公告)日：2011-09-21
申请号：CN201110059771.4
申请日：2011-03-03
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582
Abstract: 本发明公开了一种三维半导体存储装置及其形成方法。非易失性存储装置包括在基底上的非易失性存储单元的串。该非易失性存储单元的串包括在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管。非易失性存储单元的第二垂直堆叠件也设置在所述基底上，接地选择晶体管设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件邻近于非易失性存储单元的第一垂直堆叠件设置。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件以串联形式电连接，使得这些堆叠件可以作为单个NAND型存储单元的串而工作。
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公开(公告)号：CN101009247A
公开(公告)日：2007-08-01
申请号：CN200710004096.9
申请日：2007-01-23
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L21/8238 , H01L21/768 , H01L27/088 , H01L27/092 , H01L23/522
CPC classification number: H01L27/0688 , H01L21/76816 , H01L21/8221
Abstract: 提供了一种制造半导体薄膜的方法，包括：在半导体衬底上形成绝缘层；蚀刻绝缘层以形成多个开口，其露出在开口底部的衬底；使用半导体籽晶层填充开口；在籽晶层和绝缘层上形成非晶层；通过将非晶层暴露于第一能级的第一照射，将非晶层转化为多晶层；以及通过利用第二能级的第二激光照射退火多晶层和半导体籽晶层，形成单晶半导体膜。
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Patent Agency Ranking
公开(公告)号：CN113270413A
公开(公告)日：2021-08-17
申请号：CN202110183995.X
申请日：2021-02-10
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11526 , H01L27/11551 , H01L27/11568 , H01L27/11573 , H01L27/11578
Abstract: 一种半导体器件包括在第一方向上延伸的位线、在第二方向上延伸的栅电极、在第三方向上延伸并连接到位线的半导体图案、以及电容器。电容器包括连接到半导体图案的第一电极以及在第一电极和第二电极之间的电介质膜。第一方向或第二方向垂直于衬底的上表面。第一电极包括平行于衬底的上表面的上板区域和下板区域以及连接上板区域和下板区域的连接区域。第一电极的上板区域和下板区域中的每个包括彼此面对的上表面和下表面。电介质膜沿着第一电极的上板区域和下板区域中的每个的上表面和下表面延伸。
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公开(公告)号：CN111863825A
公开(公告)日：2020-10-30
申请号：CN202010234941.7
申请日：2020-03-30
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 公开了半导体存储器件及其制造方法。该半导体存储器件包括：第一半导体图案，在衬底上并包括彼此背对的第一端和第二端；第一导电线，在该第一端和该第二端之间、与该第一半导体图案的侧表面相邻并垂直于衬底的顶表面；第二导电线，与第一半导体图案的第一端接触，与第一导电线间隔开，并平行于衬底的顶表面；以及数据存储图案，与第一半导体图案的第二端接触。第一导电线具有与第一半导体图案的侧表面相邻地突出的突起。
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公开(公告)号：CN110875327A
公开(公告)日：2020-03-10
申请号：CN201910834101.1
申请日：2019-09-04
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 提供了集成电路装置及其形成方法。装置可包括：衬底，其包括单元区域和延伸区域；以及导电层，其在竖直方向上堆叠在单元区域上。导电层可延伸到延伸区域上并且可在延伸区域上具有阶梯结构。装置还可包括：竖直结构，其位于衬底上。每个竖直结构可在竖直方向上延伸，并且竖直结构可包括在单元区域上的第一竖直结构和在延伸区域上的第二竖直结构。第一竖直结构可延伸穿过导电层并且可包括第一沟道层，第二竖直结构可处于阶梯结构中并且可包括第二沟道层，并且第二沟道层可在竖直方向上与衬底间隔开。
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公开(公告)号：CN110289267A
公开(公告)日：2019-09-27
申请号：CN201811547596.1
申请日：2018-12-18
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L27/11556 , H01L27/11524
Abstract: 本发明构思提供了一种存储器件及其制造方法。存储器件包括其上具有第一源极膜的衬底和在第一源极膜上的上堆叠结构。提供导电沟道结构，其延伸穿过上堆叠结构和第一源极膜。沟道结构包括垂直地延伸穿过上堆叠结构和第一源极膜的沟道图案、以及在沟道图案的侧壁上的信息存储图案。提供第二源极膜，其在衬底的表面与第一源极膜之间延伸。接触沟道图案的第二源极膜包括向上延伸的突起，该突起在信息存储图案之下延伸。提供沟道保护膜，其在突起的至少一部分与信息存储图案的至少一部分之间延伸。
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公开(公告)号：CN102332453A
公开(公告)日：2012-01-25
申请号：CN201110195588.7
申请日：2011-07-13
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L27/115 , H01L21/822 , H01L21/8247
CPC classification number: H01L21/76254 , H01L21/28273 , H01L21/28282 , H01L27/0688 , H01L27/11551 , H01L27/11556 , H01L27/11573 , H01L27/11578 , H01L27/11582 , H01L29/42348
Abstract: 本发明公开了半导体器件及其制造方法。该半导体器件可以包括第一基板和在第一基板上的导电图案，其中导电图案设置为层叠地从所述基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管。第二基板可以在导电图案和有源柱上并且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。
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