公开(公告)号：CN109411370B

公开(公告)日：2020-09-18

申请号：CN201811102793.2

申请日：2018-09-20

Applicant: 西安空间无线电技术研究所

Inventor： 张小龙 ,  龚科 ,  周国昌 ,  李文琛 ,  王鼎

IPC: H01L21/56 ,  H01L23/31 ,  H01L23/367 ,  H01L23/498 ,  H01L25/065

Abstract: 本发明涉及一种倒装焊芯片的HTCC系统级封装结构及封装方法，尤其涉及一种适用于大功耗倒装焊芯片的HTCC一体化系统级封装结构，所述的大功耗是指倒装焊芯片的功耗不小于10W，属于系统级封装技术领域。本发明的一种适用于大功耗倒装焊芯片的数模混合高集成度HTCC一体化系统级封装结构，与现有封装结构相比，既解决了大功耗芯片散热、倒装焊和金丝键合工艺兼容的难题，又通过双密封腔体设计提高了系统集成度；满足星载数字类陶瓷系统级封装的需求，有较强的实用性和广阔的市场应用前景。

公开(公告)号：CN106452693B

公开(公告)日：2019-04-30

申请号：CN201610752093.2

申请日：2016-08-26

Applicant: 西安空间无线电技术研究所

Inventor： 刘洁 ,  龚科 ,  邢建丽 ,  李文琛 ,  周国昌

IPC: H04L1/20 ,  G01R31/317

Abstract: 一种基于双频点噪底能量分析的时钟相位抖动测量方法，包括如下步骤：采用信号源结合带通滤波器分别产生噪声较小的低频率单频点正弦波信号和高频率单频点正弦波信号；将被测时钟信号作为模数转换模块的工作时钟对两组单频点正弦波进行模数转换；对转换后的信号进行频谱分析并计算其信噪比；利用得到的低频信号信噪比计算模数转换模块的符合幅度噪声；在高频信号噪底能量中除去得到的幅度噪声分量，根据处理后的噪底能量与时钟相位抖动的关系推算被测时钟的相位抖动。本发明解决了高速时钟相位抖动测量测试步骤繁琐、仪器昂贵的问题，具有计算量低、对模数转换模块精度依赖性低、易于推广的优点。

公开(公告)号：CN106452424B

公开(公告)日：2019-04-09

申请号：CN201610782319.3

申请日：2016-08-30

Applicant: 西安空间无线电技术研究所

Inventor： 王轩 ,  巨艇 ,  张健 ,  周国昌 ,  赖晓玲

IPC: H03K19/0185

Abstract: 本发明涉及一种具有预加重的差分驱动器，包括差分信号生成模块,差分驱动模块、预加重模块、控制信号生成模块和偏置电压模块。本发明在差分驱动器中增加了预加重模块，提高了输出信号的速率和抗干扰性，与输入信号具有良好的匹配度，提高了预加重后信号的质量；控制信号模块具有速率快，延时小的特点，可以精准的在输入信号上升/下降时向驱动电路提供预加重的功能，保证了预加重后的信号质量；在具有双电流源的预加重模块可以工作在更低的电压下，且提供的瞬间高压可以有效的抑制噪声，提高信号传输距离。

公开(公告)号：CN106326553A

公开(公告)日：2017-01-11

申请号：CN201610710113.X

申请日：2016-08-23

Applicant: 西安空间无线电技术研究所

Inventor： 高翔 ,  周国昌 ,  赖晓玲 ,  朱启 ,  杨玉辰

IPC: G06F17/50

Abstract: 本发明涉及一种用于单粒子软错误故障传播分析的分布式信号拓扑关系构建方法，属于系统单粒子软错误可靠性评估技术领域。本发明的方法基于XDL网表信息中硬件资源构建下的电路节点和对应的信号间级联信息，提出了对电路节点间信号级联信息的级联前向搜索解析方法，构建系统中电路节点间的有向传播拓扑关系，完成了在不同类型硬件资源间的电路信号传播关系分析；同时，根据XDL网表文件所反映出的电路连接与控制配置位信息关联，本发明的方法提出配置信息匹配法则，解析并构建电路节点在资源映射下的内部信号传输关系输路径，完成特定类型的硬件资源下的电路信号传播关系分析。

公开(公告)号：CN103678123B

公开(公告)日：2016-08-17

申请号：CN201310637395.1

申请日：2013-11-29

Applicant: 西安空间无线电技术研究所

Inventor： 高翔 ,  周国昌 ,  赖晓玲 ,  朱启 ,  巨艇 ,  贾亮 ,  杨玉辰

IPC: G06F11/36

Abstract: 一种适用于处理器系统单粒子软错误脆弱点识别方法，基于单粒子软错误的防护设计对系统性能和资源的影响，建立脆弱点识别模型分析防护的重要性功能模块。通过编译指令的工作原理，从设计的代码级划分元电路节点（完成预编译代码或者指令序列的特定功能/子功能模块），由编译映射关系从指令级提取元电路节点脆弱性因素，进行等级论域划分，最终利用灰度系统理论对元电路节点的脆弱因素等级划分的不确定区间（灰度区间）进行可信度评估，并按照等级可信度排序得到计算结果。本发明可为处理器系统提供简便的脆弱性分析方法，实现可靠性的前提下减少系统代价和性能损失、提高系统防护效果的目的。

公开(公告)号：CN103955448A

公开(公告)日：2014-07-30

申请号：CN201410217007.9

申请日：2014-05-21

Applicant: 西安空间无线电技术研究所

Inventor： 杨玉辰 ,  周国昌 ,  赖晓玲 ,  李维佳 ,  张国霞 ,  高翔

IPC: G06F17/14

Abstract: 本发明一种抗单粒子翻转的FFT加固设计方法，包括以下步骤：分析FFT算法及电路结构，对电路中旋转因子存储所需的ROM采用RAM结构进行实现，对RAM的数据和地址进行反馈式的三模冗余加固；对电路中的存储最终结果并实现倒位序的RAM进行加固，将RAM数据和地址分别加固，对地址寄存器和数据分别采用反馈式的三模冗余和三模冗余进行加固；对ROM中查找旋转因子的关键寄存器进行反馈式三模冗余加固。本发明提高了FFT电路在空间环境中的可靠性，增加了FFT电路在抗单粒子翻转方面的能力，在加固设计方面具有一定的灵活性，为设备提供抗单粒子能力更强的FFT电路设计，可迅速应用到星载处理设备的研制中。

公开(公告)号：CN103886158A

公开(公告)日：2014-06-25

申请号：CN201410126616.3

申请日：2014-03-31

Applicant: 西安空间无线电技术研究所

Inventor： 周国昌 ,  巨艇 ,  赖晓玲 ,  王轩 ,  张健

IPC: G06F17/50

Abstract: 一种抗单粒子闩锁效应的标准单元设计方法，步骤如下：（1）在标准单元版图中进行阱接触保护带设计，即在标准单元版图中与阱接触相连并伸出到晶体管有源区两侧的区域设为保护带，并且在阱接触保护带上多打接触孔；（2）减小阱接触保护带的间距，阱接触保护带的间距（dWC）最大不超过4um；（3）增大NMOS和PMOS有源区的间距，NMOS和PMOS有源区的间距（dAA）不小于0.69um；（4）减小阱接触保护带距MOS管源极的距离，根据SMIC013MMRF工艺的设计规则，采用的第1、2和3层金属的节宽均为0.4μm，采用的单元高度为4.0μm，相当于10个金属层的节宽。本发明实现了抗单粒子闩锁效应的加固设计，代价小、易实现、可靠性高。

公开(公告)号：CN107967296B

公开(公告)日：2020-06-09

申请号：CN201711050579.2

申请日：2017-10-31

Applicant: 西安空间无线电技术研究所

Inventor： 张健 ,  赖晓玲 ,  周国昌 ,  杨玉辰 ,  巨艇

IPC: G06F16/174

Abstract: 一种快速低资源开销的改进LZO压缩方法，首先根据回指距离构建LZO压缩方法对新字符进行压缩的第一压缩格式及对应的第一压缩算法、第二压缩格式及对应的第二压缩算法，然后记录进行LZO压缩的新字符长度，根据新字符长度、回指距离选择的压缩格式及对应的压缩算法进行LZO压缩。本发明以LZO算法为基础，对比特文件进行统计分析，在保留哈希运算的前提下提出一套新的压缩格式，该压缩格式种类划分少，判断方式简单，在几乎不降低压缩率的前提下减小回指距离，压缩与解压缩速度均有较大提高，更便于硬件实现和宇航应用，具有很好的使用价值。

公开(公告)号：CN106407285B

公开(公告)日：2019-11-29

申请号：CN201610752157.9

申请日：2016-08-26

Applicant: 西安空间无线电技术研究所

Inventor： 杨玉辰 ,  周国昌 ,  赖晓玲 ,  袁雅婧 ,  高翔

IPC: G06F16/174

Abstract: 一种基于RLE和LZW的优化比特文件压缩与解压缩方法，通过对FPGA配置比特文件进行数据格式分析，抠出比特文件的头部控制字，从真实配置数据开始，采用游长为4的RLE编码进行初步压缩，再进行LZW压缩进一步提升压缩率。解压缩时为压缩的逆过程，先进行LZW解压缩还原出中间数据，再对不包含头部控制字的数据部分进行RLE解压缩，还原出原始的FPGA配置比特文件。该方法综合考虑了压缩/解压缩的时间和压缩率，与Xilinx自带的压缩工具比较，与单纯应用RLE算法，单纯应用LZW算法比较，实现了压缩率与压缩速度的双赢。解决了Xilinx先进型号FPGA配置比特文件过大的问题，节省了存储芯片的开销，为FPGA在轨重构技术提供了关键技术支撑。

公开(公告)号：CN109450407A

公开(公告)日：2019-03-08

申请号：CN201811101647.8

申请日：2018-09-20

Applicant: 西安空间无线电技术研究所

Inventor： 张健 ,  赖晓玲 ,  周国昌 ,  巨艇 ,  朱启

IPC: H03K3/013 ,  H03K3/356

Abstract: 本发明公开了一种基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，首先使用堆叠CMOS电路替代DICE触发器上的输入电路，实现输入电路的抗SET加固设计；然后对DICE触发器上的主锁存器和从锁存器进行处理，减小SET脉冲宽度和电荷共享效应的作用距离，实现抗SEU加固；最后使用C-element电路替代DICE触发器上的输出电路，以滤除锁存器中传播到输出端的SET。本发明采用堆叠CMOS电路、C-element电路配合填充MOS管和源隔离MOS管实现DICE触发器的电路设计，可靠性高，解决了使用延迟滤波电路实现SET加固带来过大时序开销的问题，有效提高了DICE触发器抗SEU和SET的能力，达到了预期的防护效果，实现代价小。