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公开(公告)号：CN107112211B
公开(公告)日：2021-06-29
申请号：CN201580073031.2
申请日：2015-12-30
Applicant: 瓦里安半导体设备公司
IPC: H01L21/027 , H01L21/3105
Abstract: 本发明的用于处理图案特征的多重曝光处理包含一种用于处理基板的方法。所述方法可包含在基板上提供图案特征，图案特征具有侧壁。方法可进一步包含在第一曝光将第一离子物质植入到图案特征内，第一离子物质具有第一植入深度；以及在第二曝光将第二离子物质植入到图案特征内，第二离子物质具有小于第一植入深度的第二植入深度。
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公开(公告)号：CN107075662B
公开(公告)日：2019-12-03
申请号：CN201580055294.0
申请日：2015-10-09
Applicant: 瓦里安半导体设备公司
Abstract: 本发明公开一种用于处理工件的系统和方法。用等离子室形成带状离子束，所述带状离子束经提取孔口提取。在提取孔口旁边平移工件以使工件的不同部分暴露于带状离子束。当工件暴露于带状离子束时，改变与等离子室相关的至少一个参数。可变参数包含提取电压占空比、工件扫描速度和离子束的形状。在一些实施例中，工件整体暴露于带状离子束之后，当参数改变时，旋转工件并再次将其暴露于带状离子束。此序列可重复多次。
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公开(公告)号：CN111788684B
公开(公告)日：2023-10-27
申请号：CN201880078139.4
申请日：2018-11-27
Applicant: 瓦里安半导体设备公司
IPC: H10B12/00
Abstract: 本公开提供一种存储器元件、制作半导体元件的方法及元件结构。存储器元件可包括至少部分地设置在第一水平中的有源元件区。存储器元件可包括至少部分地设置在高于第一水平的第二水平中的存储电容器，其中第一水平及第二水平平行于衬底平面。存储器元件还可包括接触通孔，接触通孔在存储电容器与有源元件区之间延伸，且相对于衬底平面的垂线界定非零度的倾斜角。
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公开(公告)号：CN108369924B
公开(公告)日：2022-08-02
申请号：CN201680071850.8
申请日：2016-11-30
Applicant: 瓦里安半导体设备公司
IPC: H01L21/768 , H01L21/265 , H01L21/02
Abstract: 本发明提供一种使用倾角离子束填充孔穴的设备和方法，所述方法包含：在等离子室中产生等离子体；相对于衬底的平面的垂线以非零入射角将包括冷凝物质和惰性气体物质中的至少一个的离子从等离子体引导至衬底内的孔穴。所述方法可以进一步包含：使用冷凝物质于孔穴内沉积填充材料，沉积填充材料与引导离子同时发生，其中填充材料以第一速率累积在孔穴的下表面上，并且其中填充材料以小于第一速率的第二速率累积在孔穴的侧壁的上部部分上。本发明提供优于用于填孔穴的已知技术的优点。另外，本发明提供避免空隙形成的更佳能力。
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公开(公告)号：CN111788684A
公开(公告)日：2020-10-16
申请号：CN201880078139.4
申请日：2018-11-27
Applicant: 瓦里安半导体设备公司
IPC: H01L27/108
Abstract: 一种存储器元件可包括至少部分地设置在第一水平中的有源元件区。存储器元件可包括至少部分地设置在高于第一水平的第二水平中的存储电容器，其中第一水平及第二水平平行于衬底平面。存储器元件还可包括接触通孔，接触通孔在存储电容器与有源元件区之间延伸，且相对于衬底平面的垂线界定非零度的倾斜角。
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Patent Agency Ranking
公开(公告)号：CN107075662A
公开(公告)日：2017-08-18
申请号：CN201580055294.0
申请日：2015-10-09
Applicant: 瓦里安半导体设备公司
Abstract: 本发明公开一种用于处理工件的系统和方法。用等离子室形成带状离子束，所述带状离子束经提取孔口提取。在提取孔口旁边平移工件以使工件的不同部分暴露于带状离子束。当工件暴露于带状离子束时，改变与等离子室相关的至少一个参数。可变参数包含提取电压占空比、工件扫描速度和离子束的形状。在一些实施例中，工件整体暴露于带状离子束之后，当参数改变时，旋转工件并再次将其暴露于带状离子束。此序列可重复多次。
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公开(公告)号：CN109478502B
公开(公告)日：2022-12-06
申请号：CN201780045678.3
申请日：2017-07-21
Applicant: 瓦里安半导体设备公司
Inventor： 约翰·哈塔拉
IPC: H01L21/033 , H01L21/311 , H01L21/3065
Abstract: 一种用于形成用以图案化衬底的结构的方法、图案化衬底的方法以及形成掩膜的方法，该用于形成用以图案化衬底的结构的方法可包含：在安置于衬底上的掩模中提供初始掩模特征，初始掩模特征包括第一材料，衬底限定衬底平面；将离子作为离子束相对于衬底平面的垂线以非零入射角θ引导到初始掩模特征，其中形成复合掩模特征，复合掩模特征包括安置在初始掩模特征上的帽材料，帽材料包括离子；以及执行衬底蚀刻，其中在衬底中形成蚀刻特征，其中初始掩模特征的至少一部分在衬底蚀刻之后仍保留，其中衬底蚀刻以第一蚀刻速率蚀刻第一材料且以第二蚀刻速率蚀刻帽材料，第一蚀刻速率大于第二蚀刻速率。
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公开(公告)号：CN107924818B
公开(公告)日：2022-06-03
申请号：CN201680048977.8
申请日：2016-06-02
Applicant: 瓦里安半导体设备公司
IPC: H01L21/027 , H01L29/06 , G03F7/20 , H01L21/265
Abstract: 一种将衬底图案化的方法。所述方法可包括：在衬底上提供表面特征，所述表面特征具有沿衬底平面内的第一方向的第一尺寸及沿所述衬底平面内的第二方向的第二尺寸，其中第二方向垂直于第一方向；以及在存在含有反应性物质的反应性气氛的条件下，相对于衬底平面的垂线以非零入射角沿第一方向将第一曝光中的第一离子引导至表面特征；其中第一曝光沿第一方向蚀刻表面特征，其中在所述引导之后，表面特征保持沿第二方向的第二尺寸，且其中所述表面特征具有沿第一方向的不同于第一尺寸的第三尺寸。本发明可减小用于产生特征图案的掩模的数目的能力，其中所述特征可分隔开比由单一掩模可实现的临限间隔小的距离。
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公开(公告)号：CN109478502A
公开(公告)日：2019-03-15
申请号：CN201780045678.3
申请日：2017-07-21
Applicant: 瓦里安半导体设备公司
Inventor： 约翰·哈塔拉
IPC: H01L21/033 , H01L21/311 , H01L21/3065
Abstract: 一种方法可包含：在安置于衬底上的掩模中提供初始掩模特征，初始掩模特征包括第一材料，衬底限定衬底平面；将离子作为离子束相对于衬底平面的垂线以非零入射角θ引导到初始掩模特征，其中形成复合掩模特征，复合掩模特征包括安置在初始掩模特征上的帽材料，帽材料包括离子；以及执行衬底蚀刻，其中在衬底中形成蚀刻特征，其中初始掩模特征的至少一部分在衬底蚀刻之后仍保留，其中衬底蚀刻以第一蚀刻速率蚀刻第一材料且以第二蚀刻速率蚀刻帽材料，第一蚀刻速率大于第二蚀刻速率。
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公开(公告)号：CN107112211A
公开(公告)日：2017-08-29
申请号：CN201580073031.2
申请日：2015-12-30
Applicant: 瓦里安半导体设备公司
IPC: H01L21/027 , H01L21/3105
CPC classification number: C23C14/48 , C23C14/042 , G03F7/36 , H01L21/0273 , H01L21/0276 , H01L21/0277 , H01L21/0279 , H01L21/31058
Abstract: 本发明提供一种用于处理基板的方法，可包含在基板上提供图案特征，图案特征具有侧壁。方法可进一步包含在第一曝光将第一离子物质植入到图案特征内，第一离子物质具有第一植入深度；以及在第二曝光将第二离子物质植入到图案特征内，第二离子物质具有小于第一植入深度的第二植入深度。
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