公开(公告)号：CN108573915B

公开(公告)日：2023-09-19

申请号：CN201810110607.3

申请日：2018-02-05

Applicant: 瑞萨电子株式会社

Inventor： 关川宏昭 ,  德光成太 ,  小室明日翔

IPC: H01L21/768 ,  H01L21/762

Abstract: 本发明提供一种半导体装置及其制造方法。当在电路区域中形成在比元件分离用的槽深的槽内形成且将布线与半导体基板电连接的基板接触插塞的情况下，防止由于基板接触开口率不足引起的基板接触插塞的电阻值的增大。将连接到布线(M1)和半导体基板(SB)并且不构成电路的基板接触插塞(SP2)形成于半导体芯片区域的边缘部的密封环区域(1B)。将基板接触插塞(SP2)埋入于比元件分离用的槽(D1)深的槽(D2)内。

公开(公告)号：CN106469672A

公开(公告)日：2017-03-01

申请号：CN201610559720.0

申请日：2016-07-15

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭 ,  德光成太

IPC: H01L21/762 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/115

CPC classification number: H01L21/764 ,  H01L21/3083 ,  H01L21/31144 ,  H01L21/762 ,  H01L21/76224 ,  H01L21/823481 ,  H01L21/823814 ,  H01L21/823878 ,  H01L27/0922 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/66659 ,  H01L29/66689 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7835 ,  H01L21/8238 ,  H01L27/115 ,  H01L29/66477

Abstract: 一种半导体器件的制造方法，包括以下步骤：形成多个栅电极；在多个栅电极之上形成第一绝缘膜，使得第一绝缘膜嵌入在多个栅电极之间的空间中；在第一绝缘膜之上形成第二绝缘膜；在第二绝缘膜之上形成第三绝缘膜；在第三绝缘膜之上形成感光图案；使用感光图案作为掩膜来执行刻蚀，以形成延伸通过第一绝缘膜至第三绝缘膜并且到达半导体衬底的沟槽；去除感光图案；使用暴露的第三绝缘膜作为掩膜来执行刻蚀以将沟槽延伸到半导体衬底中；去除第三绝缘膜和第二绝缘膜；以及在沟槽中并在第一绝缘膜之上形成第四绝缘膜。

公开(公告)号：CN102760734B

公开(公告)日：2016-12-14

申请号：CN201210131432.7

申请日：2012-04-26

Applicant: 瑞萨电子株式会社

Inventor： 德光成太 ,  上西明夫

IPC: H01L27/088 ,  H01L21/82 ,  H01L29/36

CPC classification number: H01L29/1045 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823475 ,  H01L21/823493 ,  H01L21/823814 ,  H01L21/82385 ,  H01L21/823871 ,  H01L21/823892 ,  H01L27/0207 ,  H01L29/0692 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/41758 ,  H01L29/42364 ,  H01L29/4238 ,  H01L29/66568 ,  H01L29/66575 ,  H01L29/66689 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7835 ,  H01L29/7836

Abstract: 提供了一种半导体器件及其制造方法。高压晶体管包括：第一杂质层；形成于所述第一杂质层内部的第二杂质层，以便将所述第二杂质层置于其间；形成于所述第一杂质层内部的第三杂质层和第四杂质层的配对；第五杂质层，从所述第一杂质层的最上表面形成至所述第一杂质层的内部以便在布置所述第二杂质层的方向上沿着所述主表面突出；以及导电层，形成于所述第二杂质层的最上表面上方。所述第四杂质层中的杂质浓度高于所述第三杂质层和所述第五杂质层中的杂质浓度，并且所述第五杂质层中的杂质浓度高于所述第三杂质层中的杂质浓度。

公开(公告)号：CN112151383A

公开(公告)日：2020-12-29

申请号：CN202010583864.6

申请日：2020-06-23

Applicant: 瑞萨电子株式会社

Inventor： 德光成太 ,  丸山祥辉 ,  饭田里志

IPC: H01L21/336 ,  H01L29/78

Abstract: 本公开的实施例总体上涉及半导体器件及其制造方法。一种制造半导体器件的方法，包括：提供衬底、形成第一开口、形成第一绝缘层、形成第二开口、嵌入导电层、形成保护层和执行CMP。所述衬底包括半导体衬底和半导体层。导电层嵌入在第二开口中，使得形成沿半导体层厚度方向的间隙。保护层形成在导电层表面的至少一部分上的第二开口中。在CMP步骤中，移除导电层在第二开口外部形成的部分。

公开(公告)号：CN107424982A

公开(公告)日：2017-12-01

申请号：CN201710196972.6

申请日：2017-03-29

Applicant: 瑞萨电子株式会社

Inventor： 德光成太 ,  藤井宏基

IPC: H01L23/58 ,  H01L29/06 ,  H01L21/74

CPC classification number: H01L27/092 ,  H01L21/76224 ,  H01L21/764 ,  H01L21/823871 ,  H01L21/823878 ,  H01L21/823892 ,  H01L21/8249 ,  H01L23/528 ,  H01L27/0623 ,  H01L27/0922 ,  H01L29/0649 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/0638 ,  H01L21/743 ,  H01L23/585

Abstract: 一种半导体装置及其制造方法。在半导体装置(SD)形成有由元件分离绝缘膜(DTI1)规定的高耐压NMOS晶体管形成区域(HVNR)、由元件分离绝缘膜(DT2)规定的CMOS晶体管形成区域(CMR)、及基板接触部(CLD)。基板接触部(CLD)以从主表面侧到达比元件分离绝缘膜(DTI)的底部深的位置的方式形成在位于高耐压NMOS晶体管形成区域(HVNR)与元件分离绝缘膜(DT2)之间的半导体基板(SUB)的区域。基板接触部(CLD)从深度(D1)至深度(D2)与半导体基板(SUB)接触。

公开(公告)号：CN106469672B

公开(公告)日：2021-12-24

申请号：CN201610559720.0

申请日：2016-07-15

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭 ,  德光成太

IPC: H01L21/762 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/11517

Abstract: 一种半导体器件的制造方法，包括以下步骤：形成多个栅电极；在多个栅电极之上形成第一绝缘膜，使得第一绝缘膜嵌入在多个栅电极之间的空间中；在第一绝缘膜之上形成第二绝缘膜；在第二绝缘膜之上形成第三绝缘膜；在第三绝缘膜之上形成感光图案；使用感光图案作为掩膜来执行刻蚀，以形成延伸通过第一绝缘膜至第三绝缘膜并且到达半导体衬底的沟槽；去除感光图案；使用暴露的第三绝缘膜作为掩膜来执行刻蚀以将沟槽延伸到半导体衬底中；去除第三绝缘膜和第二绝缘膜；以及在沟槽中并在第一绝缘膜之上形成第四绝缘膜。

公开(公告)号：CN105280708A

公开(公告)日：2016-01-27

申请号：CN201510295584.4

申请日：2015-06-02

Applicant: 瑞萨电子株式会社

Inventor： 德光成太

IPC: H01L29/78 ,  H01L29/72 ,  H01L29/861 ,  H01L21/76

CPC classification number: H01L21/76229 ,  H01L23/528 ,  H01L27/0922 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/66659 ,  H01L29/7835 ,  H01L29/8611 ,  H01L29/78 ,  H01L21/76 ,  H01L29/72 ,  H01L29/861

Abstract: 本发明涉及一种半导体器件。元件隔离沟槽形成在衬底中且在平面图中沿多边形的各边形成。第一沟槽形成在衬底中并在不同于沟槽的任意边的方向上延伸。第一导电类型区形成在位于衬底中的第一沟槽的端部侧的部分上/上方。因此，当通过在衬底中形成沟槽且将杂质斜向地注入沟槽中而形成在衬底的深度方向上延伸的杂质区时，能防止杂质注入凹槽的侧面中，诸如用于元件隔离等的凹槽的不希望杂质注入的侧面中。

公开(公告)号：CN104600052A

公开(公告)日：2015-05-06

申请号：CN201410598459.6

申请日：2014-10-30

Applicant: 瑞萨电子株式会社

Inventor： 德光成太 ,  森隆弘 ,  新田哲也

IPC: H01L23/498 ,  H01L25/16 ,  H01L23/522

CPC classification number: H01L23/5228 ,  H01L23/53223 ,  H01L23/53266 ,  H01L27/0802 ,  H01L28/20 ,  H01L28/24 ,  H01L2224/05554

Abstract: 一种半导体装置，其中，多个第1配线层(M1)配置在基板(SUB)的主表面上，第1绝缘膜(SO12)配置为覆盖多个第1配线层(M1)的上表面，第2绝缘膜(SO13)配置为覆盖第1绝缘膜(SO12)的上表面，多个第2配线层(M2)配置在第2绝缘膜(SO13)上。金属电阻元件层(Rmn)配置在多个第2配线层(M2)中的至少一个第2配线层(M2)的正下方。多个导电层(CP1)分别从多个第2配线层(M2)沿与主表面交叉的Z方向朝向金属电阻元件层(Rmn)延伸。金属电阻元件层(Rmn)包括金属配线层(Rm)。多个导电层(CP1)中的至少一个导电层(CP1)的侧面的至少一部分与金属配线层(Rm)连接。

公开(公告)号：CN102157431A

公开(公告)日：2011-08-17

申请号：CN201110025275.7

申请日：2011-01-19

Applicant: 瑞萨电子株式会社

Inventor： 森井胜巳 ,  大津良孝 ,  大西一真 ,  新田哲也 ,  城本龙也 ,  德光成太

IPC: H01L21/762 ,  H01L27/088

CPC classification number: H01L21/76283 ,  H01L21/76232 ,  H01L21/823878 ,  H01L22/34 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供半导体器件及其制造方法，该半导体器件可以使用简单工艺制造而无需确保高掩埋性质。在根据本发明的半导体器件的制造方法中，首先制备具有通过依次堆叠支撑衬底、埋置绝缘膜和半导体层而得到的配置的半导体衬底。然后，在半导体层的主表面之上完成具有导电部分的元件。形成在平面图中包围元件并且从半导体层的主表面到达埋置绝缘膜的沟槽。在元件之上以及在沟槽中形成第一绝缘膜(层间绝缘膜)，以相应地覆盖元件并在沟槽中形成气隙。然后，在第一绝缘膜中形成到达元件的导电部分的接触孔。

公开(公告)号：CN107424982B

公开(公告)日：2022-09-20

申请号：CN201710196972.6

申请日：2017-03-29

Applicant: 瑞萨电子株式会社

Inventor： 德光成太 ,  藤井宏基

IPC: H01L23/58 ,  H01L29/06 ,  H01L21/74

Abstract: 一种半导体装置及其制造方法。在半导体装置(SD)形成有由元件分离绝缘膜(DTI1)规定的高耐压NMOS晶体管形成区域(HVNR)、由元件分离绝缘膜(DT2)规定的CMOS晶体管形成区域(CMR)、及基板接触部(CLD)。基板接触部(CLD)以从主表面侧到达比元件分离绝缘膜(DTI)的底部深的位置的方式形成在位于高耐压NMOS晶体管形成区域(HVNR)与元件分离绝缘膜(DT2)之间的半导体基板(SUB)的区域。基板接触部(CLD)从深度(D1)至深度(D2)与半导体基板(SUB)接触。