公开(公告)号：CN105140275A

公开(公告)日：2015-12-09

申请号：CN201510290946.0

申请日：2015-05-29

Applicant: 瑞萨电子株式会社

Inventor： 井上真雄 ,  丸山祥辉 ,  齐藤朋也 ,  吉富敦司

IPC: H01L29/51 ,  H01L27/115 ,  H01L21/8247 ,  H01L21/28

CPC classification number: H01L21/28282 ,  H01L21/0214 ,  H01L21/02164 ,  H01L21/0217 ,  H01L29/4234 ,  H01L29/42364 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/511 ,  H01L21/28 ,  H01L21/823462 ,  H01L27/115

Abstract: 本公开涉及半导体器件及其制造方法。实现包括存储器元件的半导体器件的性能的改善。在半导体衬底之上，经由作为用于存储器元件的栅极绝缘膜的绝缘膜，形成用于存储器元件的栅极电极。绝缘膜包括依次远离衬底的第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜。第二绝缘膜具有电荷存储功能。第一绝缘膜和第三绝缘膜中的每一个绝缘膜的带隙大于第二绝缘膜的带隙。第四绝缘膜的带隙小于第三绝缘膜的带隙。第五绝缘膜的带隙小于第四绝缘膜的带隙。

公开(公告)号：CN104009037A

公开(公告)日：2014-08-27

申请号：CN201410067215.5

申请日：2014-02-26

Applicant: 瑞萨电子株式会社

Inventor： 井上真雄 ,  丸山祥辉 ,  西田彰男 ,  国宗依信 ,  舟山幸太

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L29/4925 ,  H01L21/0245 ,  H01L21/02488 ,  H01L21/02502 ,  H01L21/02532 ,  H01L21/02667 ,  H01L21/28035 ,  H01L21/28176 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/4916 ,  H01L29/66825

Abstract: 本发明涉及半导体器件及其制造方法。为了控制层叠多晶硅膜的晶粒生长，提供一种制造半导体器件的方法。该方法包括：在衬底上（10）形成第一多晶硅膜（21）；在第一多晶硅膜（21）的表面上形成层间氧化物层（22）；在第一多晶硅膜（21）上方形成与层间氧化物层（22）接触的第二多晶硅膜（23）；以及在形成第二多晶硅膜（23）之后，在包含氮的气体气氛下，在高于第一和第二多晶硅膜的膜形成温度的温度下执行退火。

公开(公告)号：CN103824815A

公开(公告)日：2014-05-28

申请号：CN201310576884.0

申请日：2013-11-18

Applicant: 瑞萨电子株式会社

Inventor： 卯尾崎宽 ,  武田康裕 ,  前川径一 ,  长谷川拓实 ,  舟山幸太 ,  丸山祥辉 ,  柴和利 ,  工藤修一

IPC: H01L21/8247 ,  H01L21/28 ,  H01L27/115 ,  H01L29/423

CPC classification number: H01L29/788 ,  H01L21/28282 ,  H01L27/105 ,  H01L27/1104 ,  H01L27/11573 ,  H01L29/401 ,  H01L29/42344 ,  H01L29/792

Abstract: 本发明提供一种制造半导体器件的方法及半导体器件。目的在于通过在相同衬底上形成非易失性存储器和MOSFET时防止栅极电极中晶粒尺寸增大来提供一种具有改进可靠性的半导体器件。可以通过分别从相同层的薄膜形成非易失性存储器的控制栅极电极与其它MOSFET的栅极电极，并且从两个多晶硅薄膜层的堆叠配置控制栅极电极和栅极电极中的每个来实现该目的。

公开(公告)号：CN117855032A

公开(公告)日：2024-04-09

申请号：CN202311190972.7

申请日：2023-09-15

Applicant: 瑞萨电子株式会社

Inventor： 山口直 ,  丸山祥辉

IPC: H01L21/266 ,  H01L21/324 ,  H01L29/06 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明涉及提高半导体器件的性能并且抑制产量下降。使用抗蚀剂图案作为掩模，从半导体衬底的上表面执行离子注入以在该半导体衬底中形成离子注入层。随后，执行另一次离子注入。然后，在该半导体衬底中形成另一个离子注入层以便与该离子注入层重叠。接下来，在该半导体衬底上执行热处理以扩散该离子注入层中包含的杂质，从而形成p型浮置区域。

公开(公告)号：CN104009037B

公开(公告)日：2019-01-22

申请号：CN201410067215.5

申请日：2014-02-26

Applicant: 瑞萨电子株式会社

Inventor： 井上真雄 ,  丸山祥辉 ,  西田彰男 ,  国宗依信 ,  舟山幸太

IPC: H01L27/105 ,  H01L21/8239

Abstract: 本发明涉及半导体器件及其制造方法。为了控制层叠多晶硅膜的晶粒生长，提供一种制造半导体器件的方法。该方法包括：在衬底上（10）形成第一多晶硅膜（21）；在第一多晶硅膜（21）的表面上形成层间氧化物层（22）；在第一多晶硅膜（21）上方形成与层间氧化物层（22）接触的第二多晶硅膜（23）；以及在形成第二多晶硅膜（23）之后，在包含氮的气体气氛下，在高于第一和第二多晶硅膜的膜形成温度的温度下执行退火。

公开(公告)号：CN115881724A

公开(公告)日：2023-03-31

申请号：CN202211176920.X

申请日：2022-09-26

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  丸山祥辉 ,  村山友基 ,  石井裕二

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本公开涉及一种半导体器件和制造该器件的方法。一种半导体器件包括：半导体衬底，具有第一主表面和第二主表面；多个层间绝缘膜，在从第二主表面朝向所述第一主表面的厚度方向上层叠并且布置在第一主表面上；顶部布线，布置在多个层间绝缘膜中的顶部层间绝缘膜上，顶部层间绝缘膜设置为在所述厚度方向上距所述第一主表面最远；钝化膜，布置在顶部层间绝缘膜上，以覆盖所述顶部布线。顶部布线包括第一布线部分和第二布线部分，第一布线部分和第二布线部分在平面图中沿第一方向延伸并且在第二方向上彼此相邻，该第二方向与所述第一方向正交。顶部布线的上表面与顶部层间绝缘膜之间在所述厚度方向上的距离被定义为第一距离，第一距离为2.7μm或更大。

公开(公告)号：CN112151383A

公开(公告)日：2020-12-29

申请号：CN202010583864.6

申请日：2020-06-23

Applicant: 瑞萨电子株式会社

Inventor： 德光成太 ,  丸山祥辉 ,  饭田里志

IPC: H01L21/336 ,  H01L29/78

Abstract: 本公开的实施例总体上涉及半导体器件及其制造方法。一种制造半导体器件的方法，包括：提供衬底、形成第一开口、形成第一绝缘层、形成第二开口、嵌入导电层、形成保护层和执行CMP。所述衬底包括半导体衬底和半导体层。导电层嵌入在第二开口中，使得形成沿半导体层厚度方向的间隙。保护层形成在导电层表面的至少一部分上的第二开口中。在CMP步骤中，移除导电层在第二开口外部形成的部分。