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    半导体存储装置及其制造方法
    2.
    发明公开
    半导体存储装置及其制造方法 有权 转让

    公开(公告)号：CN101599461A

    公开(公告)日：2009-12-09

    申请号：CN200910150801.5

    申请日：2006-03-23

    Applicant: 株式会社瑞萨科技

    Inventor： 芦田基

    IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/792 ,  H01L29/423

    Abstract: 本发明的半导体存储装置(10)具有：半导体衬底(13)；第1杂质区域(17)；第2杂质区域(15)；沟道区域(75)，形成在位于第1杂质区域(17)和第2杂质区域(15)之间)；第1栅极(42)，形成在沟道区域(75)所在的半导体衬底(13)主表面上的、第1杂质区域(17)侧的主表面上；第2栅极(45)，经由第2绝缘膜(44)形成在沟道区域(75)所在的半导体衬底(13)的主表面上的、第2杂质区域侧(15)的主表面上；第3绝缘膜(46)，位于相对于所述第1栅极(42)的、所述第2栅极(45)相反一侧的所述半导体衬底的主表面上、并形成在所述第1栅极(42)的侧面上；与第2绝缘膜(44)和位于其正下方的半导体衬底的主表面的界面相比，第3绝缘膜(46)和位于其正下方的半导体衬底的主表面的界面位于上方。由此，可减少总步骤数，并降低成本。

    半导体装置及半导体装置的制造方法
    4.
    发明授权
    半导体装置及半导体装置的制造方法 失效 转让

    公开(公告)号：CN100342540C

    公开(公告)日：2007-10-10

    申请号：CN200310114244.4

    申请日：2003-11-04

    Applicant: 株式会社瑞萨科技

    Inventor： 芦田基 ,  寺田隆司

    IPC: H01L27/092 ,  H01L21/8238

    CPC classification number: H01L21/76897 ,  H01L21/76895 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 本发明提供采用使连接N+有源区与P+有源区的布线和栅电极在平面上看重叠来减少占有面积的CMOS晶体管的结构的半导体装置。半导体衬底的表面内，n沟道MOS晶体管的N+有源区(1)与p沟道MOS晶体管的P+有源区(2)通过离子注入形成。在N+有源区(1)与P+有源区(2)上形成栅电极(3)。在栅电极(3)上，形成硅氮化膜的绝缘膜(4)与绝缘膜(5)。在该栅电极(3)上，用CVD等方法形成硅氧化膜的层间绝缘膜(6)。在层间绝缘膜(6)上，形成用以埋入连接N+有源区(1)与P+有源区(2)的布线的开口部(7)。在所形成的开口部(7)内埋入铝等的金属膜，形成埋入布线(8)。

    半导体器件
    5.
    发明公开
    半导体器件 失效

    公开(公告)号：CN1551354A

    公开(公告)日：2004-12-01

    申请号：CN200410007636.5

    申请日：2004-02-27

    Applicant: 株式会社瑞萨科技

    Inventor： 芦田基

    IPC: H01L27/06 ,  H01L27/092

    CPC classification number: H01L21/823835 ,  H01L21/76897 ,  H01L21/823842 ,  H01L21/823871

    Abstract: 一个半导体器件包括：一个半导体衬底(1)，它具有两种类型的活性区(20)，一个是PMOS区，一个是NMOS区，彼此间从平面来看由一个PN隔离膜(3)隔开；和一个双门极(4)，它在其上侧按直线跨过PMOS区，PN隔离膜(3)，和NMOS区。此双门极(4)包含一个P型(4a)部，一个N型部(4b)，和一个处于它们之间的PN结。此PN结包含一个硅化区(9)。该硅化区(9)与PMOS区和NMOS区相隔离，并且从平面来看是形成在PN隔离膜(3)的区域之内侧。

    半导体装置及半导体装置的制造方法
    6.
    发明公开
    半导体装置及半导体装置的制造方法 失效 转让

    公开(公告)号：CN1525568A

    公开(公告)日：2004-09-01

    申请号：CN200310114244.4

    申请日：2003-11-04

    Applicant: 株式会社瑞萨科技

    Inventor： 芦田基 ,  寺田隆司

    IPC: H01L27/092 ,  H01L21/8238

    CPC classification number: H01L21/76897 ,  H01L21/76895 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 本发明提供采用使连接N+活性区与P+活性区的布线和栅电极在平面上看重叠来减少占有面积的CMOS晶体管的结构的半导体装置。半导体衬底的表面内，n沟道MOS晶体管的N+活性区(1)与p沟道MOS晶体管的P+活性区(2)通过离子注入形成。在N+活性区(1)与P+活性区(2)上形成栅电极(3)。在栅电极(3)上，形成硅氮化膜的绝缘膜(4)与绝缘膜(5)。在该栅电极(3)上，用CVD等方法形成硅氧化膜的层间绝缘膜(6)。在层间绝缘膜(6)上，形成用以埋入连接N+活性区(1)与P+活性区(2)的布线的开口部(7)。在所形成的开口部(7)内埋入铝等的金属膜，形成埋入布线(8)。

    半导体存储装置及其制造方法
    7.
    发明授权
    半导体存储装置及其制造方法 有权 转让

    公开(公告)号：CN100565843C

    公开(公告)日：2009-12-02

    申请号：CN200610067668.3

    申请日：2006-03-23

    Applicant: 株式会社瑞萨科技

    Inventor： 芦田基

    IPC: H01L21/8239 ,  H01L27/105

    Abstract: 本发明的半导体存储装置(10)具有：半导体衬底(13)；第1杂质区域(17)；第2杂质区域(15)；沟道区域(75)，形成在位于第1杂质区域(17)和第2杂质区域(15)之间)；第1栅极(42)，形成在沟道区域(75)所在的半导体衬底(13)主表面上的、第1杂质区域(17)侧的主表面上；第2栅极(45)，经由第2绝缘膜(44)形成在沟道区域(75)所在的半导体衬底(13)的主表面上的、第2杂质区域侧(15)的主表面上；第3绝缘膜(46)，位于相对于所述第1栅极(42)的、所述第2栅极(45)相反一侧的所述半导体衬底的主表面上、并形成在所述第1栅极(42)的侧面上；与第2绝缘膜(44)和位于其正下方的半导体衬底的主表面的界面相比，第3绝缘膜(46)和位于其正下方的半导体衬底的主表面的界面位于上方。由此，可减少总步骤数，并降低成本。

    半导体器件
    8.
    发明授权
    半导体器件 失效

    公开(公告)号：CN100339994C

    公开(公告)日：2007-09-26

    申请号：CN200410007636.5

    申请日：2004-02-27

    Applicant: 株式会社瑞萨科技

    Inventor： 芦田基

    IPC: H01L27/092 ,  H01L21/8238

    CPC classification number: H01L21/823835 ,  H01L21/76897 ,  H01L21/823842 ,  H01L21/823871

    Abstract: 一个半导体器件包括：一个半导体衬底(1)，它具有两种类型的有源区(20)，一个是PMOS区，一个是NMOS区，彼此间从平面图来看由一个PN隔离膜(3)隔开；和一个双栅极(4)，它在其上侧按直线跨过PMOS区，PN隔离膜(3)，和NMOS区。此双栅极(4)包含一个P型(4a)部，一个N型部(4b)，和一个处于它们之间的PN结。此PN结包含一个硅化区(9)。该硅化区(9)与PMOS区和NMOS区相隔离，并且从平面图来看是形成在PN隔离膜(3)的区域之内侧。

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