公开(公告)号：CN1295763C

公开(公告)日：2007-01-17

申请号：CN03122509.8

申请日：2003-04-16

Applicant: 株式会社东芝

Inventor： 伊藤貴之 ,  饭沼俊彦 ,  須黑恭一

IPC: H01L21/324 ,  H01L21/265 ,  H01L21/24

CPC classification number: H01L29/6653 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/2686 ,  H01L29/66575 ,  H01L29/6659

Abstract: 提供一种能精确地控制杂质的分布的半导体装置的制造方法。该制造方法包括：将杂质元素的离子注入半导体区域(1)的工序；作为预定元素将IV族的元素或与杂质元素的导电类型相同、质量数比杂质元素大的元素的离子注入半导体区域的工序；以及将闪光灯的光照射在注入了杂质元素及预定元素的非晶态区域(5、6)中，进行退火的工序。

公开(公告)号：CN1495911A

公开(公告)日：2004-05-12

申请号：CN03156727.4

申请日：2003-09-08

Applicant: 株式会社东芝

Inventor： 出羽光明 ,  饭沼俊彦 ,  须黑恭一

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/6659 ,  H01L21/2807 ,  H01L29/665 ,  H01L29/6656

Abstract: 半导体器件具备MOSFET。该MOSFET，具备源/漏区、栅绝缘膜、栅电极和第1、第2、第3金属硅化物膜。源/漏区在半导体衬底的主表面区域中形成。栅绝缘膜在源/漏区间的沟道区上形成。栅电极，包括在上述栅绝缘膜上形成，Ge/(Si+Ge)组成比x(0＜x＜0.2)的poly－Si1－xGex层。第1金属硅化物膜，在上述栅电极上形成，由Ni Si1－yGey构成。第2、第3金属硅化物膜，分别在上述源/漏区上形成，由NiSi构成。

公开(公告)号：CN1452223A

公开(公告)日：2003-10-29

申请号：CN03122509.8

申请日：2003-04-16

Applicant: 株式会社东芝

Inventor： 伊藤貴之 ,  饭沼俊彦 ,  須黑恭一

IPC: H01L21/324 ,  H01L21/265 ,  H01L21/24

CPC classification number: H01L29/6653 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/2686 ,  H01L29/66575 ,  H01L29/6659

Abstract: 提供一种能精确地控制杂质的分布的半导体装置及半导体装置的制造方法。该制造方法包括：将杂质元素的离子注入半导体区域(1)的工序；作为预定元素将IV族的元素或与杂质元素的导电类型相同、质量数比杂质元素大的元素的离子注入半导体区域的工序；以及将在600nm以下的区域中具有发光强度分布的最大点的光照射在注入了杂质元素及预定元素的区域(5、6)中，进行退火的工序。

公开(公告)号：CN1166004C

公开(公告)日：2004-09-08

申请号：CN00124135.4

申请日：2000-06-30

Applicant: 株式会社东芝

Inventor： 八木下淳史 ,  斋藤友博 ,  饭沼俊彦

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7853 ,  H01L29/41791 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/66583 ,  H01L29/66795 ,  H01L29/78609 ,  Y10S257/901

Abstract: 在半导体衬底上形成的MISFET的栅电极和所述MISFET的沟道下方阱区电连接的半导体装置中，将所述MISFET形成在所述半导体衬底上形成岛状的器件区域上，所述MISFET的栅电极与所述半导体衬底的阱区之间的电连接在所述岛状的器件区域侧面上实行。

公开(公告)号：CN1472820A

公开(公告)日：2004-02-04

申请号：CN03147530.2

申请日：2003-07-09

Applicant: 株式会社东芝

Inventor： 饭沼俊彦

IPC: H01L29/772 ,  H01L21/76 ,  H01L21/336

CPC classification number: H01L21/76897 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66628

Abstract: 本发明的课题是提供在避免不需要的硅化物膜的形成的同时可减少结漏泄电流的半导体器件。半导体器件包含被配置在半导体衬底的表面内的对元件区进行隔离的元件隔离绝缘膜。在元件区的半导体衬底上经栅绝缘膜配置栅电极。在半导体衬底的表面内，以夹住栅绝缘膜之下的区域的方式形成一对源/漏区。在源/漏区的表面上配置硅化物膜，该硅化物膜延伸到元件隔离绝缘膜上。在元件隔离绝缘膜上和硅化物膜上配置层间绝缘膜。接触孔贯通层间绝缘膜并到达硅化物膜，其一端和另一端分别位于硅化物膜上和元件隔离绝缘膜上。此外，接触孔具有在底部并在元件隔离绝缘膜的上部其一端与硅化物膜的端部相接的槽部。在接触孔的内部配置布线层。

公开(公告)号：CN101452930A

公开(公告)日：2009-06-10

申请号：CN200810179557.0

申请日：2008-12-04

Applicant: 株式会社东芝

Inventor： 大野博司 ,  井谷孝治 ,  森藤英治 ,  大石范和 ,  饭沼俊彦 ,  本宫佳典

IPC: H01L27/02 ,  H01L21/82

CPC classification number: H01L21/2686 ,  H01L21/268 ,  H01L21/823437 ,  H01L27/088 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体装置及其制造方法，即使不延长在进行光退火时的半导体基板的升温时间，也能够降低温度不均，从而能够对提高电路性能做出贡献。一种经过用主波长在1.5μm以下的照射光的光退火工序的半导体装置，具有：电路图形区域(20)，其在半导体基板上形成，具有与电路工作有关的集成电路图形(21、22)；以及虚设图形区域(30)，其在基板上与电路图形区域(20)相离开形成，以主波长的0.4倍以下的间距周期性地配置有虚设栅极图形(31)，所述虚设栅极图形(31)与集成电路图形中使用的栅极图形(21)具有相同结构且与电路工作无关。

公开(公告)号：CN1252834C

公开(公告)日：2006-04-19

申请号：CN03156727.4

申请日：2003-09-08

Applicant: 株式会社东芝

Inventor： 出羽光明 ,  饭沼俊彦 ,  须黑恭一

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/6659 ,  H01L21/2807 ,  H01L29/665 ,  H01L29/6656

Abstract: 半导体器件具备MOSFET。该MOSFET，具备源/漏区、栅绝缘膜、栅电极和第1、第2、第3金属硅化物膜。源/漏区在半导体衬底的主表面区域中形成。栅绝缘膜在源/漏区间的沟道区上形成。栅电极，包括在上述栅绝缘膜上形成，Ge/(Si+Ge)组成比x(0＜x＜0.2)的poly-Si1-xGex层。第1金属硅化物膜，在上述栅电极上形成，由Ni Si1-yGey构成。第2、第3金属硅化物膜，分别在上述源/漏区上形成，由NiSi构成。

公开(公告)号：CN1248317C

公开(公告)日：2006-03-29

申请号：CN03147530.2

申请日：2003-07-09

Applicant: 株式会社东芝

Inventor： 饭沼俊彦

IPC: H01L29/772 ,  H01L21/76 ,  H01L21/336

CPC classification number: H01L21/76897 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66628

Abstract: 本发明的课题是提供在避免不需要的硅化物膜的形成的同时可减少结漏泄电流的半导体器件。半导体器件包含被配置在半导体衬底的表面内的对元件区进行隔离的元件隔离绝缘膜。在元件区的半导体衬底上经栅绝缘膜配置栅电极。在半导体衬底的表面内，以夹住栅绝缘膜之下的区域的方式形成一对源/漏区。在源/漏区的表面上配置硅化物膜，该硅化物膜延伸到元件隔离绝缘膜上。在元件隔离绝缘膜上和硅化物膜上配置层间绝缘膜。接触孔贯通层间绝缘膜并到达硅化物膜，其一端分别位于硅化物膜上和元件隔离绝缘膜上。此外，接触孔具有在底部并在元件隔离绝缘膜的上部其一端与硅化物膜的端部相接的槽部。在接触孔的上表面配置布线层。

公开(公告)号：CN1279516A

公开(公告)日：2001-01-10

申请号：CN00124135.4

申请日：2000-06-30

Applicant: 株式会社东芝

Inventor： 八木下淳史 ,  斋藤友博 ,  饭沼俊彦

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7853 ,  H01L29/41791 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/66583 ,  H01L29/66795 ,  H01L29/78609 ,  Y10S257/901

Abstract: 在半导体衬底上形成的MISFET的栅电极和所述MISFET的沟道下方阱区电连接的半导体装置中,将所述MISFET形成在所述半导体衬底上形成岛状的器件区域上,所述MISFET的栅电极与所述半导体衬底的阱区之间的电连接在所述岛状的器件区域侧面上实行。