公开(公告)号：CN101393934A

公开(公告)日：2009-03-25

申请号：CN200810215916.3

申请日：2008-09-09

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  四户孝 ,  太田千春 ,  西尾让司

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/7802 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 本发明提供半导体器件及其制造方法，目的是在SiCMOSFET中减小沟道长度的不一致。本发明的半导体器件具备：设置在碳化硅基板上的第1导电类型的第1碳化硅层(2)；形成于第1碳化硅层(2)上的第2导电类型的第2碳化硅层(3)；在第2碳化硅层(3)的表面以预定的间隔相向地设置，具有同一浓度、同一深度的第1导电类型的第1和第2碳化硅区域(4、5)；贯通第1碳化硅区域(1)和第2碳化硅层(3)，到达第1碳化硅层的第3碳化硅区域(9)；在第1和第2碳化硅区域(4、5)上以及被第1和第2碳化硅区域夹着的第2碳化硅层(3)上连续地形成的栅绝缘膜(101)；以及形成于栅绝缘膜(101)上的栅电极(11)。

公开(公告)号：CN104064586B

公开(公告)日：2018-03-09

申请号：CN201410076369.0

申请日：2014-03-04

Applicant: 株式会社东芝

Inventor： 太田千春 ,  清水达雄 ,  西尾让司 ,  四户孝

IPC: H01L29/16 ,  H01L29/167 ,  H01L21/04

CPC classification number: H01L29/1608 ,  H01L21/02378 ,  H01L21/02529 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/046 ,  H01L29/167 ,  H01L29/36 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/7827 ,  H01L29/808 ,  H01L29/8083 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

Abstract: 本发明的半导体装置具备具有第一面和第二面的n型SiC衬底、设置在第一面上的SiC层、设置在第一面侧的第一电极和设置在第二面上的第二电极，所述n型SiC衬底含有p型杂质和n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95，构成组合的元素D的浓度为1×1018cm‑3以上且1×1022cm‑3以下。

公开(公告)号：CN104347712A

公开(公告)日：2015-02-11

申请号：CN201410325402.9

申请日：2014-07-09

Applicant: 株式会社东芝

Inventor： 西尾让司 ,  清水达雄 ,  太田千春 ,  四户孝

IPC: H01L29/78 ,  H01L29/24 ,  H01L21/336

CPC classification number: H01L29/167 ,  H01L29/105 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66477 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7802

Abstract: 本发明涉及半导体装置及其制造方法。所述半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置在第一SiC外延层上，且含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；n型第一SiC区域及第二SiC区域，其设置在第二SiC外延层的表面；栅绝缘膜；栅电极；第一电极，其设置在第二SiC区域上；以及第二电极，其设置在与第一电极相反的一侧。

公开(公告)号：CN103296062A

公开(公告)日：2013-09-11

申请号：CN201210321993.3

申请日：2012-09-03

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  四户孝 ,  铃木拓马 ,  西尾让司

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/7395 ,  H01L29/7802

Abstract: 本发明涉及一种半导体装置。根据一个实施例，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第四半导体区域、绝缘膜、控制电极、第一电极和第二电极。第一半导体区域包括碳化硅，并具有第一部分。第二半导体区域设置在第一半导体区域的上侧上，并包括碳化硅。第三半导体区域和第四半导体区域设置在第二半导体区域上，并包括碳化硅。电极设置在膜上。第二半导体区域具有第一区域和第二区域。第一区域与第三半导体区域和第四半导体区域接触。第二区域与第一部分接触。第一区域的杂质浓度高于第二区域的杂质浓度。

公开(公告)号：CN101393934B

公开(公告)日：2010-10-27

申请号：CN200810215916.3

申请日：2008-09-09

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  四户孝 ,  太田千春 ,  西尾让司

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/7802 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 本发明提供半导体器件及其制造方法，目的是在SiCMOSFET中减小沟道长度的不一致。本发明的半导体器件具备：设置在碳化硅基板上的第1导电类型的第1碳化硅层(2)；形成于第1碳化硅层(2)上的第2导电类型的第2碳化硅层(3)；在第2碳化硅层(3)的表面以预定的间隔相向地设置，具有同一浓度、同一深度的第1导电类型的第1和第2碳化硅区域(4、5)；贯通第1碳化硅区域(1)和第2碳化硅层(3)，到达第1碳化硅层的第3碳化硅区域(9)；在第1和第2碳化硅区域(4、5)上以及被第1和第2碳化硅区域夹着的第2碳化硅层(3)上连续地形成的栅绝缘膜(101)；以及形成于栅绝缘膜(101)上的栅电极(11)。

公开(公告)号：CN112310216B

公开(公告)日：2024-09-10

申请号：CN202010110623.X

申请日：2020-02-24

Applicant: 株式会社东芝

Inventor： 京極真也 ,  西尾让司 ,  饭岛良介

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/04

Abstract: 本发明的实施方式涉及半导体装置、电力变换装置、驱动装置、车辆及升降机。提供能够降低导通电阻的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；碳化硅层，位于第1电极与第2电极之间，具有第1面和第2面，上述碳化硅层具有：在第1面在第1方向上延伸的第1沟槽、在第2方向上交替地配置的p型的第1碳化硅区域以及n型的第2碳化硅区域、位于第2碳化硅区域与第1面之间的p型的第3碳化硅区域、位于第3碳化硅区域与第1面之间的n型的第4碳化硅区域、以及位于第1碳化硅区域与第1沟槽之间且p型杂质浓度比第1碳化硅区域高的p型的第5碳化硅区域；第1沟槽的中的栅极电极；以及栅极电极与碳化硅层之间的栅极绝缘层，第1碳化硅区域的与第1面垂直的长度比第1沟槽的深度长。

公开(公告)号：CN113113293A

公开(公告)日：2021-07-13

申请号：CN202010905516.6

申请日：2020-09-01

Applicant: 株式会社东芝

Inventor： 西尾让司 ,  太田千春

IPC: H01L21/04 ,  H01L21/329 ,  H01L21/331 ,  H01L29/04 ,  H01L29/06 ,  H01L29/739 ,  H01L29/861

Abstract: 本发明提供高品位的碳化硅基体的制造方法、半导体装置的制造方法、碳化硅基体和半导体装置。根据实施方式，在碳化硅基体的制造方法中，包括准备第1基体。第1基体包括第1基体面且包含碳化硅。第1基体面相对于第1基体的(0001)面倾斜。第1基体的(0001)面与第1基体面交叉的第1线段沿着第1基体的[11‑20]方向。制造方法包括在第1基体面形成包含碳化硅的第1层。制造方法包括将第1层的一部分除去。通过一部分的除去而露出的第1层的第1层面相对于第1层的(0001)面倾斜。第1层的(0001)面与第1层面交叉的第2线段沿着[‑1100]方向。

公开(公告)号：CN104064587B

公开(公告)日：2017-03-01

申请号：CN201410076912.7

申请日：2014-03-04

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  西尾让司 ,  太田千春 ,  四户孝

IPC: H01L29/201 ,  H01L29/78

CPC classification number: H01L29/1608 ,  C30B29/36 ,  H01L21/046 ,  H01L21/0465 ,  H01L21/049 ,  H01L29/0847 ,  H01L29/167 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/7827

Abstract: 本发明的半导体装置具备含有p型杂质和n型杂质的n型SiC的杂质区。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成上述组合的上述元素A的浓度与上述元素D的浓度之比大于0.40且小于0.95，构成上述组合的上述元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。

公开(公告)号：CN104064588A

公开(公告)日：2014-09-24

申请号：CN201410077098.0

申请日：2014-03-04

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  四户孝 ,  西尾让司 ,  太田千春

IPC: H01L29/36 ,  H01L29/78 ,  H01L21/265

CPC classification number: H01L29/1608 ,  H01L21/046 ,  H01L29/1095 ,  H01L29/167 ,  H01L29/49 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/868

Abstract: 本发明的半导体装置具备含有p型杂质和n型杂质的p型SiC的杂质区。并且，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成上述组合的元素D的浓度与元素A的浓度之比大于0.33且小于0.995，构成上述组合的元素A的浓度为1×1018cm-3以上且1×1022cm-3以下。

公开(公告)号：CN104465654A

公开(公告)日：2015-03-25

申请号：CN201410428118.4

申请日：2014-08-27

Applicant: 株式会社东芝

Inventor： 太田千春 ,  高尾和人 ,  西尾让司 ,  四户孝

IPC: H01L27/04 ,  H01L21/77

CPC classification number: H01L29/1608 ,  H01L21/02529 ,  H01L21/02664 ,  H01L29/36 ,  H01L29/861

Abstract: 根据一个实施例，半导体器件包含第一半导体区域、第二半导体区域、以及第三半导体区域。所述第一半导体区域包含碳化硅。所述第一半导体区域的导电类型是第一导电类型。所述第二半导体区域包含碳化硅。所述第二半导体区域的导电类型是第二导电类型。所述第三半导体区域包含碳化硅。所述第三半导体的导电类型是所述第二导电类型。所述第三半导体区域提供于所述第一半导体区域与所述第二半导体区域之间。当在连接所述第一半导体区域和所述第二半导体区域的方向上看时，所述第二半导体区域与所述第三半导体区域的交叠区域的面积小于所述第一半导体区域与所述第二半导体区域的交叠区域的面积。