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公开(公告)号：CN116799062A
公开(公告)日：2023-09-22
申请号：CN202210804971.6
申请日：2022-07-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置具备半导体部，该半导体部包含：第一导电型的第一半导体层以及设于第一半导体层中的第二导电型的第二半导体层。半导体部包含：第一半导体层与第二半导体部之间的第一界面以及与第一界面交叉的第一半导体层与第二半导体部之间的第二界面。第二半导体层包含层叠于与第一界面正交的方向上的多个部分，第二界面包含第二半导体层的多个部分与第一半导体层之间的界面。第二界面在相对于第一方向倾斜的第二方向上延伸，该第一方向与第一界面正交。
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公开(公告)号：CN119923715A
公开(公告)日：2025-05-02
申请号：CN202480003864.0
申请日：2024-02-07
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 铃木拓马
IPC: H01L21/66
Abstract: 实施方式提供一种能够提高效率的检查处理装置及半导体装置的制造方法。根据实施方式，检查处理装置包括存储部及处理部。存储部能够存储包含与对象装置相关的第一、第二特征量分布区域的特征量分布。处理部能够基于存储于存储部的第一、第二特征量分布区域来实施与对象装置相关的当前的第一检查。特征量分布涉及与对象装置相关的过去的第一检查的第一过去检查结果和第二过去检查结果。第二过去检查结果通过在过去的第一检查之后进行的过去的第一处理之后的第二检查来获取。与第一特征量分布区域对应的第二过去检查结果的第一不合格率比与第二特征量分布区域对应的第二过去检查结果的第二不合格率高。
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公开(公告)号：CN112542507B
公开(公告)日：2024-11-22
申请号：CN202010092192.9
申请日：2020-02-14
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备碳化硅层，该碳化硅层具有元件区域和设置在元件区域的周围的末端区域，末端区域具有沿第1方向延伸的第1直线部、沿第2方向延伸的第2直线部、以及第1直线部与第2直线部之间的角部，并且末端区域具有：第2导电型的第2碳化硅区域，包围元件区域，呈由第1点部和第1空间部构成的点线状，角部的第1点部所占的比例大于第1直线部的第1点部所占的比例；以及第2导电型的第3碳化硅区域，包围第2碳化硅区域，呈由第2点部和第2空间部构成的点线状，角部的第2点部所占的比例大于第1直线部的第2点部所占的比例。
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公开(公告)号：CN116799060A
公开(公告)日：2023-09-22
申请号：CN202210728707.9
申请日：2022-06-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 实施方式提供能够提高开关速度的半导体装置及其制造方法。实施方式的半导体装置具有：第一电极；第一导电型的第一半导体层，设置在第一电极上；第二导电型的第二导电型柱，设置在第一半导体层上；第一导电型柱，设置在第一半导体层上，具有：低浓度层，为第一导电型且杂质浓度的平均值比第二导电型柱的杂质浓度的平均值低；和高浓度层，为第一导电型且杂质浓度的平均值比第二导电型柱的杂质浓度的平均值高；第二导电型的第二半导体层，设置在第一导电型柱上；第一导电型的第三半导体层，设置在第二半导体层上；第二电极，与第二导电型柱及第三半导体层连接；第三电极；以及绝缘膜，配置在第二半导体层与第三电极之间。
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公开(公告)号：CN112542507A
公开(公告)日：2021-03-23
申请号：CN202010092192.9
申请日：2020-02-14
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备碳化硅层，该碳化硅层具有元件区域和设置在元件区域的周围的末端区域，末端区域具有沿第1方向延伸的第1直线部、沿第2方向延伸的第2直线部、以及第1直线部与第2直线部之间的角部，并且末端区域具有：第2导电型的第2碳化硅区域，包围元件区域，呈由第1点部和第1空间部构成的点线状，角部的第1点部所占的比例大于第1直线部的第1点部所占的比例；以及第2导电型的第3碳化硅区域，包围第2碳化硅区域，呈由第2点部和第2空间部构成的点线状，角部的第2点部所占的比例大于第1直线部的第2点部所占的比例。
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Patent Agency Ranking
公开(公告)号：CN106531799B
公开(公告)日：2020-07-03
申请号：CN201610064394.6
申请日：2016-01-29
Applicant: 株式会社东芝
Abstract: 实施方式的半导体装置包括：SiC层，具有第1面及第2面；栅极绝缘膜，设置于第1面上；栅极电极，设置于栅极绝缘膜上；第1导电型的第1SiC区域，设置于SiC层内，且一部分设置于第1面；第2导电型的第2SiC区域，设置于第1SiC区域内，且一部分设置于第1面；第1导电型的第3SiC区域，设置于第2SiC区域内，且一部分设置于第1面；及第1导电型的第4SiC区域，设置于第2SiC区域与栅极绝缘膜之间，在第1面由第2SiC区域夹着，且在第1面设置于第1SiC区域与第3SiC区域之间。
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公开(公告)号：CN104916707B
公开(公告)日：2019-01-18
申请号：CN201510096483.4
申请日：2015-03-04
Applicant: 株式会社东芝
IPC: H01L29/868 , H01L21/329
Abstract: 本发明的实施方式提供使导通电阻降低的半导体装置及其制造方法。实施方式的半导体装置，具备：第1电极；第2电极；第1导电型的第1半导体层，设在上述第1电极与上述第2电极之间，具有在从上述第1电极朝向上述第2电极的第1方向上碳空位密度变低的区域；第1导电型的第2半导体层，设在上述第1电极与上述第1半导体层之间，杂质元素浓度比上述第1半导体层高；以及第2导电型的多个第3半导体层，设在上述第2电极与上述第1半导体层之间。
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公开(公告)号：CN103367405A
公开(公告)日：2013-10-23
申请号：CN201210321805.7
申请日：2012-09-03
Applicant: 株式会社东芝
IPC: H01L29/423 , H01L29/78 , H01L21/28 , H01L21/336
CPC classification number: H01L29/7889 , H01L29/045 , H01L29/1608 , H01L29/407 , H01L29/42368 , H01L29/66068 , H01L29/66825 , H01L29/7813
Abstract: 本发明涉及一种半导体装置及其制造方法。根据一个实施例，半导体装置包括第一、第二、第三和第四半导体区、控制电极、浮动电极和绝缘膜。第一区包含碳化硅。第二区设置在第一区上且包含碳化硅。第三区设置在第二区上且包含碳化硅。第四区设置在第三区上且包含碳化硅。控制电极设置在第四区、第三区和第二区中所形成的沟槽中。浮动电极设置在控制电极与沟槽的底表面之间。绝缘膜设置在沟槽与控制电极之间、沟槽与浮动电极之间以及控制电极与浮动电极之间。
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公开(公告)号：CN103296062A
公开(公告)日：2013-09-11
申请号：CN201210321993.3
申请日：2012-09-03
Applicant: 株式会社东芝
CPC classification number: H01L29/1608 , H01L29/0696 , H01L29/086 , H01L29/1045 , H01L29/1095 , H01L29/7395 , H01L29/7802
Abstract: 本发明涉及一种半导体装置。根据一个实施例，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第四半导体区域、绝缘膜、控制电极、第一电极和第二电极。第一半导体区域包括碳化硅，并具有第一部分。第二半导体区域设置在第一半导体区域的上侧上，并包括碳化硅。第三半导体区域和第四半导体区域设置在第二半导体区域上，并包括碳化硅。电极设置在膜上。第二半导体区域具有第一区域和第二区域。第一区域与第三半导体区域和第四半导体区域接触。第二区域与第一部分接触。第一区域的杂质浓度高于第二区域的杂质浓度。
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公开(公告)号：CN116844960A
公开(公告)日：2023-10-03
申请号：CN202210729333.2
申请日：2022-06-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 铃木拓马
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 实施方式涉及碳化硅半导体装置的制造方法及碳化硅半导体装置。实施方式的碳化硅半导体装置的制造方法，在包含碳化硅的基板上形成半导体层；向所述半导体层注入第一导电型的杂质，形成具有第一浓度的第一导电型的第一半导体区域；向所述第一半导体区域的多个部位注入第二导电型的杂质，与所述第一导电型的第一半导体柱部分一起形成与所述第一半导体柱部分相邻的具有第二浓度的第二导电型的第二半导体柱部分；反复进行所述半导体层的形成、所述第一半导体区域的形成、所述第一半导体柱部分及所述第二半导体柱部分的形成。
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