公开(公告)号：CN103681851A

公开(公告)日：2014-03-26

申请号：CN201310049194.X

申请日：2013-02-07

Applicant: 株式会社东芝

Inventor： 斎藤涉

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H03K3/012 ,  H01L27/088 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/7397 ,  H01L29/7813 ,  H01L29/788 ,  H03K3/013

Abstract: 本发明提供低损耗、低噪声、低导通电阻的电力半导体元件。根据实施方式，提供具备层叠体、栅电极以及第一～第三电极的电力半导体元件。层叠体包括第一～第五半导体层。第二半导体层设置在第一半导体层之上。第三半导体层在第二半导体层上设置为多个，在与第一半导体层和第二半导体层之间的层叠方向垂直的第一方向上排列。第四半导体层设置在第二半导体层之上。第五半导体层与第二半导体层分离而设置在第四半导体层。栅电极在层叠体上设置为多个。第一电极设置在多个栅电极之下。第二电极与第一半导体层导通。第三电极与第五半导体层导通。多个第一电极中的任意个第一电极与栅电极导通。多个第一电极中的其他的任意个第一电极与第三电极导通。

公开(公告)号：CN1812129A

公开(公告)日：2006-08-02

申请号：CN200510135767.6

申请日：2005-12-28

Applicant: 株式会社东芝

Inventor： 上月繁雄 ,  奥村秀树 ,  斎藤涉 ,  泉沢优 ,  盐见正彦 ,  小林仁 ,  都鹿野健一 ,  柳泽晓 ,  吉冈裕典 ,  木村学

IPC: H01L29/78 ,  H01L29/02 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8232

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/66712 ,  H01L29/7811

Abstract: 提供一种半导体器件及其制造方法。该半导体器件的结构是，在成为多个MOSFET单元的公用漏极的第一导电型半导体衬底上，形成具有比该半导体衬底低的杂质浓度的中间半导体层。在此中间半导体层上，形成由具有比中间半导体层低的杂质浓度的第一导电型半导体区域构成的基柱区域。