公开(公告)号：CN1404067A

公开(公告)日：2003-03-19

申请号：CN02121788.2

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 藤田胜之 ,  大泽隆

IPC: G11C11/40 ,  G11C11/4063 ,  H01L27/105

CPC classification number: G11C7/06

Abstract: 半导体存储器具备：存储单元阵列(1)；基准电流发生电路(DMC)，发生基准电流(Iref)；参照电位发生电路(6)，根据上述基准电流发生电路发生的上述基准电流(Iref)，在参照节点(RSN)上发生参照电位；第1读出电路(4a)，根据所选择的存储单元的单元电流(Icell)，生成输出电流，根据该输出电流和上述基准电流，在读出节点(SN)上发生数据电位；以及第2读出电路(4b)，比较上述读出节点的数据电位与上述参照节点的参照电位，检测出上述所选择的存储单元所保持的数据。

公开(公告)号：CN1551363A

公开(公告)日：2004-12-01

申请号：CN200410042144.X

申请日：2004-05-09

Applicant: 株式会社东芝

Inventor： 池桥民雄 ,  大泽隆 ,  藤田胜之

IPC: H01L27/12 ,  H01L27/00 ,  G11C11/404 ,  G11C11/407 ,  G11C11/34

CPC classification number: G11C7/062 ,  G11C7/067 ,  G11C11/406 ,  G11C11/4091 ,  G11C2207/065 ,  G11C2211/4016 ,  G11C2211/4068 ,  H01L29/7841

Abstract: 提供一种具有在SOI基板上形成的1个晶体管/1个单元结构的存储器单元、可高速读出的半导体存储装置。半导体存储装置包括具有通过绝缘层与底基板分离的半导体层的元件基板、和在上述元件基板的半导体层上排列形成的多个存储器件单元，各存储器件单元具有持有浮动状态的主体的MOS晶体管结构，具有通过该主体的多数载流子储存状态存储数据的存储器单元阵列；和读出上述存储器单元阵列的选择存储器单元的数据并存储在数据锁存器中、将该读出数据输送到输出电路的同时向上述选择存储器单元进行回写的读出放大器电路。

公开(公告)号：CN100435340C

公开(公告)日：2008-11-19

申请号：CN200410042144.X

申请日：2004-05-09

Applicant: 株式会社东芝

Inventor： 池桥民雄 ,  大泽隆 ,  藤田胜之

IPC: H01L27/12 ,  G11C7/00 ,  G11C11/406 ,  H01L27/00 ,  G11C11/404 ,  G11C11/407 ,  G11C11/34

CPC classification number: G11C7/062 ,  G11C7/067 ,  G11C11/406 ,  G11C11/4091 ,  G11C2207/065 ,  G11C2211/4016 ,  G11C2211/4068 ,  H01L29/7841

Abstract: 提供一种具有在SOI基板上形成的1个晶体管/1个单元结构的存储器单元、可高速读出的半导体存储装置。半导体存储装置包括具有通过绝缘层与底基板分离的半导体层的元件基板、和在上述元件基板的半导体层上排列形成的多个存储器件单元，各存储器件单元具有持有浮动状态的主体的MOS晶体管结构，具有通过该主体的多数载流子储存状态存储数据的存储器单元阵列；和读出上述存储器单元阵列的选择存储器单元的数据并存储在数据锁存器中、将该读出数据输送到输出电路的同时向上述选择存储器单元进行回写的读出放大器电路。

公开(公告)号：CN105378851A

公开(公告)日：2016-03-02

申请号：CN201480017098.X

申请日：2014-03-11

Applicant: 株式会社东芝

Inventor： 藤田胜之

IPC: G11C29/00 ,  G11C11/15

CPC classification number: G11C29/76 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/1693 ,  G11C29/04 ,  G11C29/787

Abstract: 根据一个实施例，半导体存储器装置包括：被连接到存储器单元阵列的第一字线；被连接到冗余区域的第二字线；被配置成基于行地址执行从第一字线中选择的第一行解码器；被配置成基于包括在行地址中的冗余地址来确定是否需要采用冗余区域的替代操作的判断电路；被配置成执行从第二字线中选择的第二行解码器；行地址包括以分时方法按顺序输入的第一行地址和第二行地址；第一行地址包括所有的冗余地址。

公开(公告)号：CN1242413C

公开(公告)日：2006-02-15

申请号：CN02121788.2

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 藤田胜之 ,  大泽隆

IPC: G11C11/40 ,  G11C11/4063 ,  H01L27/105

CPC classification number: G11C7/06

Abstract: 本发明公开一种具有根据单元电流的有无或大小来判定数据的电流读出型存储单元的半导体存储器，其具备：存储单元阵列；发生基准电流的基准电流发生电路；参照电位发生电路，根据基准电流发生电路发生的基准电流，在参照节点上发生参照电位；第1读出电路，根据所选择的存储单元的单元电流生成输出电流，并根据该输出电流和基准电流，在读出节点上发生数据电位；第2读出电路，比较读出节点的数据电位与参照节点的参照电位，检测出上述所选择的存储单元所保持的数据；以及被设置在第1读出电路与位线之间的箝位电路。