公开(公告)号：CN1790352A

公开(公告)日：2006-06-21

申请号：CN200510115614.5

申请日：2005-11-07

Applicant: 株式会社东芝

Inventor： 羽多野正亮 ,  冈崎元哉 ,  和田纯一 ,  西冈岳 ,  金子尚史 ,  藤卷刚 ,  东和幸 ,  吉田健司 ,  松永范昭

IPC: G06F17/50 ,  H01L21/027 ,  G03F1/00 ,  G03F7/00

CPC classification number: G06F17/5068

Abstract: 一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。

公开(公告)号：CN100446011C

公开(公告)日：2008-12-24

申请号：CN200510115614.5

申请日：2005-11-07

Applicant: 株式会社东芝

Inventor： 羽多野正亮 ,  冈崎元哉 ,  和田纯一 ,  西冈岳 ,  金子尚史 ,  藤卷刚 ,  东和幸 ,  吉田健司 ,  松永范昭

IPC: G06F17/50 ,  H01L21/027 ,  G03F1/00 ,  G03F7/00

CPC classification number: G06F17/5068

Abstract: 一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。

公开(公告)号：CN100390986C

公开(公告)日：2008-05-28

申请号：CN03133104.1

申请日：2003-07-22

Applicant: 株式会社东芝

Inventor： 宫本浩二 ,  吉田健司 ,  金子尚史

IPC: H01L23/535 ,  H01L23/528 ,  H01L23/532

CPC classification number: H01L23/53238 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体集成电路器件的设计方法中，当下互连的宽度或体积不大于给定值时，给出一个通孔接触，多级互连的上、下互连通过它而相连。当下互连的宽度和体积超过给定值时，给出多个通孔接触，它们以不大于给定值的规则间距排列在包括在下互连中的空位有效扩散区中。

公开(公告)号：CN1477706A

公开(公告)日：2004-02-25

申请号：CN03133104.1

申请日：2003-07-22

Applicant: 株式会社东芝

Inventor： 宫本浩二 ,  吉田健司 ,  金子尚史

IPC: H01L23/532 ,  H01L23/522

CPC classification number: H01L23/53238 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体集成电路器件中，当下互连的宽度或体积不大于给定值时，给出一个通孔接触，多级互连的上、下互连通过它而相连。当下互连的宽度和体积超过给定值时，给出多个通孔接触，它们以不大于给定值的规则间距排列在包括在下互连中的空位有效扩散区中。