公开(公告)号：CN118588732A

公开(公告)日：2024-09-03

申请号：CN202310835620.6

申请日：2023-07-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤慎吾

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的半导体装置具备：第一电极；第一导电型的第一半导体区域，设置在第一电极之上；第二半导体区域，设置在第一半导体区域之上，第一导电型的杂质浓度低于第一半导体区域，具有第一部分和第二部分；第二导电型的第三半导体区域，设置在第一部分的另一部分之上；第一导电型的第四半导体区域，在第二方向上隔着第二部分与第三半导体区域分离；第二导电型的第五半导体区域，设置在第三半导体区域之上；第一导电型的第六半导体区域，设置在第五半导体区域之上，经由第五半导体区域的一部分与第二部分分离；栅极电极，隔着栅极绝缘层与第五半导体区域的一部分对置；及第二电极，设置在第五及第六半导体区域之上，与第五及第六半导体区域电连接。

公开(公告)号：CN113451389B

公开(公告)日：2024-05-31

申请号：CN202010877118.8

申请日：2020-08-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤慎吾 ,  藤农佑树 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的半导体装置具备第1电极、第1导电型的第1半导体区域、接合区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、栅极电极及第2电极。接合区域包含第1导电型的第2半导体区域及第2导电型的第3半导体区域。在与第1方向垂直的第2方向上，交替地设置有多个第2半导体区域和多个第3半导体区域。接合区域中的选自由重金属元素及质子构成的组中的至少一种第1元素的浓度比第1半导体区域中的第1元素的浓度高，且比第4半导体区域中的第1元素的浓度高。或者，接合区域中的晶体缺陷的密度比第1半导体区域中的晶体缺陷的密度高，且比第4半导体区域中的晶体缺陷的密度高。

公开(公告)号：CN117476747A

公开(公告)日：2024-01-30

申请号：CN202211668885.3

申请日：2022-12-22

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 长井雅嗣 ,  佐藤和幸 ,  佐藤慎吾

IPC: H01L29/36 ,  H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的实施方式主要涉及半导体装置及半导体装置的制造方法。实施方式的半导体装置具备：第1电极；第2电极；设在第1电极与第2电极之间且具有第1面和第2面，并含有硅的半导体层；n型的第1半导体区域；第1半导体区域与第1面之间的p型的第2半导体区域；第2半导体区域与第1面之间的n型的第3半导体区域；与第2半导体区域相对的栅电极；设在第2半导体区域与栅电极之间的栅绝缘层；和设在第1电极与第2半导体区域之间及第1电极与第3半导体区域之间且包含上表面、与第3半导体区域接触的第1底面及与第3半导体区域接触的第1侧面，并含有金或铂族元素的金属硅化物层。第3半导体区域的n型杂质浓度，从与第3半导体区域的第1底面接触的位置朝向第2电极单调地减少。

公开(公告)号：CN111180514B

公开(公告)日：2023-11-21

申请号：CN201910593769.1

申请日：2019-07-03

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大黑达也 ,  西胁达也 ,  小岛秀春 ,  高田贤治 ,  相田喜久夫 ,  一关健太郎 ,  大麻浩平 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/417

公开(公告)号：CN103022088A

公开(公告)日：2013-04-03

申请号：CN201210163951.1

申请日：2012-05-24

Applicant: 株式会社东芝

Inventor： 松田志津江 ,  佐藤慎吾 ,  斋藤涉

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种具有沟道结构体的半导体装置及其制造方法。根据一个实施方式，半导体装置设置有沟道结构体和第2半导体层。沟道结构体在具有器件部和器件终端部的第1导电型的第1半导体层的、器件终端部表面设置有槽，埋设绝缘膜以覆盖槽。第2半导体层具有第2导电型，设置在第1半导体层表面，与槽的至少器件部侧相接，深度比槽浅。绝缘物与器件的表面保护膜是相同的材质。

公开(公告)号：CN111180514A

公开(公告)日：2020-05-19

申请号：CN201910593769.1

申请日：2019-07-03

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大黑达也 ,  西胁达也 ,  小岛秀春 ,  高田贤治 ,  相田喜久夫 ,  一关健太郎 ,  大麻浩平 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/417

Abstract: 实施方式提供可靠性高的半导体装置。实施方式的半导体装置具备：具有第1面和第2面的半导体基板；设置于半导体基板内并具有设置于第1面的栅极绝缘膜的半导体元件；设置于第1面之上的第1电极；设置于第1电极之上、包含第1金属材料、膜厚为(65[g·μm·cm－3])/(第1金属材料的密度[g·cm－3])以上的第2电极；设置于第2电极之上的第1焊料部；设置于第1焊料部之上的第3电极；设置于第1面之上的第4电极；设置于第4电极之上、包含第2金属材料、膜厚为(65[g·μm·cm－3])/(第2金属材料的密度[g·cm－3])以上的第5电极；设置于第5电极之上的第2焊料部；以及设置于第2焊料部之上的第6电极。

公开(公告)号：CN102376764A

公开(公告)日：2012-03-14

申请号：CN201110051945.2

申请日：2011-03-03

Applicant: 株式会社东芝

Inventor： 佐藤慎吾 ,  篠原仁 ,  河村圭子

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36 ,  H01L21/336

CPC classification number: H01L29/7825 ,  H01L29/0623 ,  H01L29/063 ,  H01L29/0634 ,  H01L29/0886 ,  H01L29/4175 ,  H01L29/4236 ,  H01L29/66704 ,  H01L29/7393 ,  H01L29/782

Abstract: 半导体装置及制造方法，具备：第一导电型第一半导体区，具有包括第一主面的第一部分和在与该主面正交的第一方向延伸的第二部分；第一导电型第二半导体区，具有在第一部分一侧设成比第二部分沿第一方向的长度短的第三部分和邻接第二部分且向第一方向延伸的第四部分；第二导电型第三半导体区，具有在第三部分的一侧设成比第四部分沿第一方向的长度短的第五部分和邻接第四部分且向第一方向延伸的第六部分；第一导电型第四半导体区，第五部分上设成邻接第六部分；栅区，设于在与第一方向正交的方向且第二、三和四半导体区形成的沟道内；栅绝缘膜，设于沟道内壁和栅区之间；第二导电型电场缓和区，设于第三和第五部分之间，杂质浓度低于第三半导体区。

公开(公告)号：CN119630036A

公开(公告)日：2025-03-14

申请号：CN202410052482.9

申请日：2024-01-15

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤慎吾

IPC: H10D62/10 ,  H10D30/01 ,  H10D30/60

Abstract: 一种半导体装置及其制造方法。半导体装置包括第1电极、第1导电型的第1、2、4、6半导体区域、第2导电型的第3、5半导体区域、栅极电极和第2电极。第1半导体区域处于第1电极之上。第2半导体区域处于第1半导体区域之上，包括第1部分和第1部分的一部分之上的第2部分。第3半导体区域处于第1部分的另一部分之上，越远离元件区域则末端区域中的间距越长。第4半导体区域隔着第2部分而与第3半导体区域分离，与第3半导体区域交替地排列。第5半导体区域在元件区域中处于第3半导体区域之上。第6半导体区域处于第5半导体区域之上。栅极电极隔着栅极绝缘层而与第5半导体区域的一部分对置。第2电极与第5、6半导体区域电连接。

公开(公告)号：CN117747660A

公开(公告)日：2024-03-22

申请号：CN202211713470.3

申请日：2022-12-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树 ,  可知刚 ,  宫下桂 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的实施方式涉及半导体装置及其制造方法。一个实施方式的半导体装置具备：半导体部，包含第一导电型的第一半导体层和与第一半导体层相接的第二导电型的第二半导体层；第一电极，在半导体部的表面侧或背面侧与第一半导体层电连接；第二电极，在半导体部的表面侧与第二半导体层电连接；栅极电极，在半导体部内或半导体部的表面侧与第二半导体层对置；层间绝缘膜，在半导体部的表面侧将栅极电极与第二电极电绝缘；以及第一导电型的第三半导体层，具有在半导体部的表面侧与第二半导体层及第二电极相接的第一区域、和在与从第一半导体层朝向第二电极的第一方向正交的第二方向上设置于层间绝缘膜与第二电极之间的第二区域。

公开(公告)号：CN113451389A

公开(公告)日：2021-09-28

申请号：CN202010877118.8

申请日：2020-08-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤慎吾 ,  藤农佑树 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的半导体装置具备第1电极、第1导电型的第1半导体区域、接合区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、栅极电极及第2电极。接合区域包含第1导电型的第2半导体区域及第2导电型的第3半导体区域。在与第1方向垂直的第2方向上，交替地设置有多个第2半导体区域和多个第3半导体区域。接合区域中的选自由重金属元素及质子构成的组中的至少一种第1元素的浓度比第1半导体区域中的第1元素的浓度高，且比第4半导体区域中的第1元素的浓度高。或者，接合区域中的晶体缺陷的密度比第1半导体区域中的晶体缺陷的密度高，且比第4半导体区域中的晶体缺陷的密度高。