公开(公告)号：CN103022088A

公开(公告)日：2013-04-03

申请号：CN201210163951.1

申请日：2012-05-24

Applicant: 株式会社东芝

Inventor： 松田志津江 ,  佐藤慎吾 ,  斋藤涉

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种具有沟道结构体的半导体装置及其制造方法。根据一个实施方式，半导体装置设置有沟道结构体和第2半导体层。沟道结构体在具有器件部和器件终端部的第1导电型的第1半导体层的、器件终端部表面设置有槽，埋设绝缘膜以覆盖槽。第2半导体层具有第2导电型，设置在第1半导体层表面，与槽的至少器件部侧相接，深度比槽浅。绝缘物与器件的表面保护膜是相同的材质。

公开(公告)号：CN105938852A

公开(公告)日：2016-09-14

申请号：CN201510553512.5

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 佐藤慎哉 ,  佐久间智教 ,  横山升 ,  松田志津江

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/045 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/2257 ,  H01L21/283 ,  H01L21/30604 ,  H01L21/3083 ,  H01L21/31 ,  H01L21/31111 ,  H01L21/324 ,  H01L21/3247 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/66477 ,  H01L29/78

Abstract: 本发明的实施方式提供一种能够提高成品率的半导体装置及半导体装置的制造方法。实施方式的半导体装置具有第1导电型的多个第1半导体区域、第2导电型的多个第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、栅极电极及栅极绝缘层。第1半导体区域沿第1方向延伸。第1半导体区域在与第1方向交叉的第2方向上设置有多个。第2半导体区域沿第1方向延伸。第1半导体区域与第2半导体区域在第2方向上交替地设置。至少一个第2半导体区域具有空隙。构成空隙的面中的至少一个面的面方位为(100)。栅极绝缘层设置于第3半导体区域与栅极电极之间。