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公开(公告)号：CN100428477C
公开(公告)日：2008-10-22
申请号：CN200380100641.4
申请日：2003-11-18
Applicant: 富士通株式会社
Inventor： 置田阳一
IPC: H01L27/105 , H01L21/02
CPC classification number: H01L27/11502 , H01L27/11507 , H01L28/57
Abstract: 在现有的具备层叠型强电介质电容器的半导体装置中，在缩小衬底面内方向的电容器的间距而提高面积效率时，由于成批蚀刻下部电极膜/强电介质膜/上部电极膜的层叠膜的蚀刻残渣，会产生上部电极和下部电极的漏电，产生电容器劣化的问题。本发明通过形成多个下部电极、和覆盖下部电极的表面及侧壁面的强电介质膜、以及在强电介质膜上与下部电极对向配置的上部电极，来防止下部电极和上部电极短路而漏电的情况。并且，通过强电介质膜连续覆盖下部电极，并按规定的关系来设定下部电极之间的间距和强电介质膜的膜厚，将强电介质膜的表面做成平坦面以抑制其侧壁的露出，防止电容器劣化。
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公开(公告)号：CN1914714A
公开(公告)日：2007-02-14
申请号：CN200480041311.7
申请日：2004-03-31
Applicant: 富士通株式会社
IPC: H01L21/3065
Abstract: 基板处理装置由下述部分构成：处理容器，其通过排气系统排气，并具备保持被处理基板的基板保持台，并在内部区划出处理空间，由遮蔽板将上述处理空间分割为包括上述被处理基板的表面的第一处理空间部分和由上述处理空间的剩余区域构成的第二处理空间部分，在上述遮蔽板上形成有大于上述被处理基板的开口部；处理气体供给线路，其向上述处理容器中导入蚀刻气体；等离子体发生源，其在上述处理空间内形成等离子；高频源，其与上述基板保持台相结合。
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公开(公告)号：CN101238573A
公开(公告)日：2008-08-06
申请号：CN200580051319.6
申请日：2005-08-15
Applicant: 富士通株式会社
IPC: H01L21/8246 , H01L27/105
CPC classification number: H01L27/11502 , H01L21/76877 , H01L27/11507 , H01L28/55 , H01L28/65 , H01L28/75
Abstract: 本发明提供一种半导体器件及其制造方法，其中上述半导体器件不阻碍电容器下部电极的取向，并在电容器正下方具有在氧气环境中不易氧化的接触塞。半导体器件具有：硅衬底(1)；形成在硅衬底的表层上的第一源极/漏极区域(8a)；在第一源极/漏极区域上具有第一孔(11a)的第一绝缘膜(11)；形成在第一孔的内面上的导电膜(24)；填充体(25a)，其以填埋第一孔(11a)的厚度形成在导电膜上，并与该导电膜一起构成第一接触塞(26)，且上表面由非晶态的绝缘材料构成；电容器(Q)，其形成在第一接触塞上，并具有与导电膜电连接的下部电极(21a)、由铁电材料构成的电容器电介质膜(22a)及上部电极(23a)。
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Patent Agency Ranking
公开(公告)号：CN101044605A
公开(公告)日：2007-09-26
申请号：CN200480044199.2
申请日：2004-10-22
Applicant: 富士通株式会社
Inventor： 置田阳一
IPC: H01L21/3205 , H01L29/786 , H01L29/06 , B82B3/00
CPC classification number: H01L21/76885 , B82Y10/00 , H01L21/324 , H01L21/76838 , H01L21/76879 , H01L23/5226 , H01L23/53276 , H01L29/0665 , H01L29/0673 , H01L29/0676 , H01L51/0048 , H01L51/0052 , H01L2221/1094 , H01L2924/0002 , Y10S977/742 , Y10S977/843 , Y10S977/844 , Y10S977/938 , H01L2924/00
Abstract: 在半导体基板(1)的上方形成含有催化剂金属的多个起点图案(3)。然后，形成覆盖起点图案(3)的绝缘膜(4)。接着，在绝缘膜(4)上形成从两端露出起点图案(3)的侧面的沟槽。然后，通过在沟槽内使具有导电性的手性的碳纳米管(5)成长，从而形成配线。然后，形成覆盖碳纳米管(5)的层间绝缘膜。
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公开(公告)号：CN1685512A
公开(公告)日：2005-10-19
申请号：CN03823181.6
申请日：2003-02-27
Applicant: 富士通株式会社
Inventor： 置田阳一
IPC: H01L27/105
CPC classification number: H01L21/32139 , H01L21/0334 , H01L21/32136 , H01L27/11502 , H01L27/11507 , H01L28/55 , H01L28/65
Abstract: 在制造阵列状排列存储单元阵列的强电介质存储器时，在层间绝缘膜上形成Al2O3膜、Pt膜(3)、PZT膜(4)及IrO2膜(5)。另外，在形成上部电极时，在用具有向行方向延伸的部分的抗蚀剂掩模进行了IrO2膜(5)的图形形成后，用具有向行方向延伸的部分的抗蚀剂掩模进行IrO2膜(5)的图形形成。结果，在这些抗蚀剂掩模交叉的部分形成由IrO2膜(5)构成且平面形状为长方形的上部电极。
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公开(公告)号：CN1638093A
公开(公告)日：2005-07-13
申请号：CN200410047552.4
申请日：2004-05-21
Applicant: 富士通株式会社
CPC classification number: H01L28/57 , H01L27/11507
Abstract: 本发明提供一种半导体器件的制造方法。通过溅射工艺形成一用于覆盖铁电电容器的Al2O3层。优选根据铁电电容器所需的剩余极化量和疲劳容限优化Al2O3层的厚度，例如为10nm至100nm。接下来，通过在氧气氛中进行热处理，经由Al2O3层供应氧至PZT层。结果，弥补了PZT层中氧的不足。此时，由于Al2O3层抑制了PZT层中的Pb的挥发，且抑制了由Pb量的减少引起的疲劳容限的退化。随后，通过溅射工艺形成另一层Al2O3层作为第二保护层，用于对抗后续处理中的退化因素。Al2O3层的厚度优选为充分保护铁电电容器免于后续布线过程中的退化因素。
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公开(公告)号：CN100349296C
公开(公告)日：2007-11-14
申请号：CN03823181.6
申请日：2003-02-27
Applicant: 富士通株式会社
Inventor： 置田阳一
IPC: H01L27/105
Abstract: 在制造阵列状排列存储单元阵列的强电介质存储器时，在层间绝缘膜上形成Al2O3膜、Pt膜(3)、PZT膜(4)及IrO2膜(5)。另外，在形成上部电极时，在用具有向行方向延伸的部分的抗蚀剂掩模进行了IrO2膜(5)的图形形成后，用具有向行方向延伸的部分的抗蚀剂掩模进行IrO2膜(5)的图形形成。结果，在这些抗蚀剂掩模交叉的部分形成由IrO2膜(5)构成且平面形状为长方形的上部电极。
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公开(公告)号：CN1692497A
公开(公告)日：2005-11-02
申请号：CN200380100641.4
申请日：2003-11-18
Applicant: 富士通株式会社
Inventor： 置田阳一
IPC: H01L27/105
CPC classification number: H01L27/11502 , H01L27/11507 , H01L28/57
Abstract: 在现有的具备层叠型强电介质电容器的半导体装置中，在缩小基板面内方向的电容器的间距而提高面积效率时，由于成批蚀刻下部电极膜/强电介质膜/上部电极膜的层叠膜的蚀刻残渣，会产生上部电极和下部电极的漏电，产生电容器劣化的问题。本发明通过形成多个下部电极、和覆盖下部电极的表面及侧壁面的强电介质膜、以及在强电介质膜上与下部电极对向配置的上部电极，来防止下部电极和上部电极短路而漏电的情况。并且，通过强电介质膜连续覆盖下部电极，并按规定的关系来设定下部电极之间的间距和强电介质膜的膜厚，将强电介质膜的表面成为平坦面而抑制其侧壁的露出，防止电容器劣化。
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