-
公开(公告)号：CN100349295C
公开(公告)日：2007-11-14
申请号：CN200410086177.4
申请日：2004-10-22
Applicant: 富士通株式会社
IPC: H01L27/10
Abstract: 一种半导体装置组及其制造方法，能优先开发不混装非易失性存储器工艺技术，同时在不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置间可使用公共设计宏。半导体装置组包括：包含第一设计宏和非易失性存储器的第一半导体装置；包含与第一设计宏有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，第一设计宏有在第一半导体基板形成的第一有源区和第一元件分离区域，第二设计宏有在第二半导体基板形成的第二有源区和第二元件分离区域，第一有源区截面上端部的曲率半径大于第二有源区截面上端部的曲率半径，第一有源区表面与第一元件分离区域表面的高差大于第二有源区表面与第二元件分离区域表面的高差。
-
公开(公告)号：CN101180723A
公开(公告)日：2008-05-14
申请号：CN200580049871.1
申请日：2005-05-23
Applicant: 富士通株式会社
IPC: H01L21/8234 , H01L21/822 , H01L27/04 , H01L27/06 , H01L27/088
CPC classification number: H01L27/0629 , H01L21/823814 , H01L21/823857 , H01L27/0266 , H01L27/105 , H01L27/11526 , H01L27/11546
Abstract: 本发明包括：第一MIS晶体管，其具有栅极绝缘膜92、形成于栅极绝缘膜92上的栅电极108、源极/漏极区域154；第二MIS晶体管，其具有比栅极绝缘膜92厚的栅极绝缘膜96、形成于栅极绝缘膜96上的栅电极108、源极/漏极区域154、连接源极/漏极区域154而形成的镇流电阻120；硅化金属阻止区绝缘膜146，其隔着比栅极绝缘膜96薄的绝缘膜92形成于镇流电阻120上；硅化物膜156，其形成于源极/漏极区域上。
-
公开(公告)号：CN101097918A
公开(公告)日：2008-01-02
申请号：CN200610162404.6
申请日：2006-11-22
Applicant: 富士通株式会社
IPC: H01L27/04 , H01L27/092 , H01L21/822 , H01L21/8238
CPC classification number: H01L21/823892 , H01L27/0921 , H01L27/11803
Abstract: 根据本发明提供了一种半导体器件，包括：p型硅衬底；形成在该硅衬底中的浅n阱；形成在该硅衬底中的浅n阱旁边的浅p阱；以及形成在该硅衬底中的浅p阱旁边的深n阱，并且该深n阱比该浅p阱深。此外，在该硅衬底中的浅p阱和深n阱之间形成有深p阱，该深p阱比该浅p阱深。
-
公开(公告)号：CN1767215A
公开(公告)日：2006-05-03
申请号：CN200510009513.X
申请日：2005-02-22
Applicant: 富士通株式会社
IPC: H01L29/788 , H01L27/10 , H01L27/115 , H01L21/8247
CPC classification number: H01L21/76802 , H01L21/76897 , H01L27/105 , H01L27/11526 , H01L27/11546 , H01L27/11803
Abstract: 一种制造半导体器件的方法，其包括步骤：去除第一导体的接触区域上的第二绝缘膜；在第二绝缘膜上形成第二导电膜；去除第一导体的接触区域上的第二导电膜，以将第二导电膜制成第二导体；形成覆盖第二导体的层间绝缘膜(第三绝缘膜)；在接触区域上的层间绝缘膜中形成第一孔；以及在第一孔中形成与接触区域电连接的导电塞。
-
公开(公告)号：CN101315890A
公开(公告)日：2008-12-03
申请号：CN200810109564.3
申请日：2008-06-02
Applicant: 富士通株式会社
IPC: H01L21/31 , H01L21/3105 , H01L21/316
CPC classification number: H01L21/31612 , H01L21/02164 , H01L21/0217 , H01L21/02271 , H01L21/02274 , H01L21/02304 , H01L21/02326 , H01L21/0234 , H01L21/3081 , H01L21/3144 , H01L21/31662 , H01L21/76264 , H01L27/105 , H01L27/11526 , H01L27/11546
Abstract: 根据实施例的方案的一种制造半导体器件的方法，包括步骤：在多个硅衬底的后表面上形成第一绝缘膜；将所述多个硅衬底退火，以使所述第一绝缘膜中的氧化物脱气；以及将所述硅衬底退火之后，以成批处理的方式将所述多个硅衬底的表面氧化。
-
Patent Agency Ranking
公开(公告)号：CN1610118A
公开(公告)日：2005-04-27
申请号：CN200410086177.4
申请日：2004-10-22
Applicant: 富士通株式会社
IPC: H01L27/10
CPC classification number: H01L27/11526 , H01L27/105 , H01L27/11546
Abstract: 一种半导体装置组及其制造方法，能优先开发不混装非易失性存储器工艺技术，同时在不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置间可使用公共设计宏。半导体装置组包括：包含第一设计宏和非易失性存储器的第一半导体装置；包含与第一设计宏有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，第一设计宏有在第一半导体基板形成的第一活性区域和第一元件分离区域，第二设计宏有在第二半导体基板形成的第二活性区域和第二元件分离区域，第一活性区域截面上端部的曲率半径大于第二活性区域截面上端部的曲率半径，第一活性区域表面与第一元件分离区域表面的高差大于第二活性区域表面与第二元件分离区域表面的高差。
-
公开(公告)号：CN100424890C
公开(公告)日：2008-10-08
申请号：CN200510009513.X
申请日：2005-02-22
Applicant: 富士通株式会社
IPC: H01L29/788 , H01L27/10 , H01L27/115 , H01L21/8247
Abstract: 一种半导体器件，包括：层叠结构体，其整体地具有：第一部分，其中第一绝缘膜、第一导体、第二绝缘膜和第二导体依次形成于半导体衬底的第一区域上；第二部分，其中所述第一导体和所述第二导体、或者所述第一导体和所述第二绝缘膜被层叠于所述半导体衬底上；以及第三部分，其中所述第二绝缘膜或所述第二导体都不形成于所述半导体衬底上；以及第三绝缘膜，其覆盖所述层叠结构体并且含有孔；在所述孔中，所述层叠结构体的所述第一导体的接触区域在所述第三部分的一部分处露出。
-
-
公开(公告)号：CN1815715A
公开(公告)日：2006-08-09
申请号：CN200510079595.5
申请日：2005-06-23
Applicant: 富士通株式会社
IPC: H01L21/822 , H01L27/04
CPC classification number: H01L27/11546 , H01L27/105 , H01L27/11526 , H01L27/11531 , H01L28/20
Abstract: 本发明提供半导体器件的制造方法。紧接在除去抗蚀图案之后，通过例如热CVD方法，聚集作为绝缘膜的二氧化硅膜以覆盖包括电阻元件的表面的硅衬底的整个表面。该二氧化硅膜被处理，以同时形成在该电阻元件上的硅化物块、以及各个晶体管的栅极等的两侧面处的侧壁间隔物。
-
公开(公告)号：CN1725492A
公开(公告)日：2006-01-25
申请号：CN200410097323.3
申请日：2004-11-26
Applicant: 富士通株式会社
CPC classification number: H01L27/1104 , G11C5/063 , G11C11/412 , H01L27/11 , Y10S257/903
Abstract: 一种半导体存储器件包括：第一CMOS倒相器、第二CMOS倒相器、第一传输晶体管和第二传输晶体管，其中第一和第二传输晶体管分别形成于由器件隔离区域在半导体器件上限定的第一和第二器件区域中，从而彼此平行延伸，第一传输晶体管在第一器件区域上的第一位接触区域处与第一位线相接触，第二传输晶体管在第二器件区域上的第二位接触区域处与第二位线相接触，其中第一位接触区域形成于第一器件区域中，使得第一位接触区域的中心朝向第二器件区域偏移，并且其中第二位接触区域形成于第二器件区域中，使得第二位接触区域的中心朝向第一器件区域偏移。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.021 seconds)
