公开(公告)号：CN1694249A

公开(公告)日：2005-11-09

申请号：CN200410085188.0

申请日：2004-09-30

Applicant: 富士通株式会社

Inventor： 高山稔雄 ,  伊藤哲也

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/76811 ,  H01L21/76813 ,  H01L21/76838 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供具有多层互连结构的半导体器件及其制造方法和设计方法，在该互连结构中，通路塞密度在上层部分中比在下层部分中要大，其中通过将上层通路塞的密度限制为60％或更小，在形成上方通路塞时能够避免下方通路塞的剥离，该密度是对于具有每个边为50－100微米大小的单位面积而定义的。

公开(公告)号：CN101266975A

公开(公告)日：2008-09-17

申请号：CN200810086170.0

申请日：2008-03-17

Applicant: 富士通株式会社

Inventor： 伊藤哲也

IPC: H01L27/06 ,  H01L27/105 ,  H01L27/112 ,  H01L21/822 ,  H01L21/8239 ,  H01L21/8246

CPC classification number: H01L27/10894 ,  H01L27/0207 ,  H01L27/1085

Abstract: 本发明公开了一种半导体器件和制造半导体器件的方法，该半导体器件包括：硅衬底，在单元区中设置有多个单元有源区；元件隔离槽，形成在所述硅衬底中多个单元有源区的任何两个单元有源区之间的部分中；电容器电介质膜，形成在所述元件隔离槽中；电容器上电极，形成在所述电容器电介质膜上，与所述硅衬底以及所述电容器电介质膜一起构成电容器。所述半导体器件的特征在于，在所述硅衬底中所述单元区旁边设置有虚置有源区。

公开(公告)号：CN101326632A

公开(公告)日：2008-12-17

申请号：CN200580052286.7

申请日：2005-12-12

Applicant: 富士通株式会社

Inventor： 浅野正义 ,  铃木嘉之 ,  伊藤哲也 ,  和田一

IPC: H01L21/8242 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/06 ,  H01L27/092 ,  H01L27/10 ,  H01L27/108

CPC classification number: H01L29/66181 ,  H01L21/84 ,  H01L27/0629 ,  H01L27/1052 ,  H01L27/10829 ,  H01L27/1087 ,  H01L27/10894 ,  H01L29/945

Abstract: 在半导体器件的制造方法中，在半导体衬底(11)上形成元件分离用沟槽(14)；在半导体衬底的整个面上，中间隔着绝缘薄膜(12、72)形成具有不能完全填埋所述沟槽的厚度的第一多晶硅膜(15a、35a)；以杂质不穿透衬底表面的能量，向所述第一多晶硅膜的规定部位注入杂质；在所述第一多晶硅膜上形成第二多晶硅膜(15b、35b)，所述第二多晶硅膜(15b、35b)具有确保晶体管的工作所需膜厚的厚度；将所述第一及第二多晶硅膜加工成规定形状，并同时形成沟槽电容器用单元板电极(16、46)和晶体管的栅电极(17、47、49n、49p)。

公开(公告)号：CN100411164C

公开(公告)日：2008-08-13

申请号：CN200410085188.0

申请日：2004-09-30

Applicant: 富士通株式会社

Inventor： 高山稔雄 ,  伊藤哲也

IPC: H01L23/52 ,  H01L21/768

Abstract: 本发明提供具有多层互连结构的半导体器件及其制造方法和设计方法，在该互连结构中，通路塞密度在上层部分中比在下层部分中要大，其中通过将上层通路塞的密度限制为60%或更小，在形成上方通路塞时能够避免下方通路塞的剥离，该密度是对于具有每个边为50-100微米大小的单位面积而定义的。