公开(公告)号：CN1694249A

公开(公告)日：2005-11-09

申请号：CN200410085188.0

申请日：2004-09-30

Applicant: 富士通株式会社

Inventor： 高山稔雄 ,  伊藤哲也

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/76811 ,  H01L21/76813 ,  H01L21/76838 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供具有多层互连结构的半导体器件及其制造方法和设计方法，在该互连结构中，通路塞密度在上层部分中比在下层部分中要大，其中通过将上层通路塞的密度限制为60％或更小，在形成上方通路塞时能够避免下方通路塞的剥离，该密度是对于具有每个边为50－100微米大小的单位面积而定义的。

公开(公告)号：CN100411164C

公开(公告)日：2008-08-13

申请号：CN200410085188.0

申请日：2004-09-30

Applicant: 富士通株式会社

Inventor： 高山稔雄 ,  伊藤哲也

IPC: H01L23/52 ,  H01L21/768

Abstract: 本发明提供具有多层互连结构的半导体器件及其制造方法和设计方法，在该互连结构中，通路塞密度在上层部分中比在下层部分中要大，其中通过将上层通路塞的密度限制为60%或更小，在形成上方通路塞时能够避免下方通路塞的剥离，该密度是对于具有每个边为50-100微米大小的单位面积而定义的。

公开(公告)号：CN1510748A

公开(公告)日：2004-07-07

申请号：CN200310122396.9

申请日：2003-12-19

Applicant: 富士通株式会社

Inventor： 高山稔雄 ,  生川邦幸 ,  水谷宽

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L21/76846 ,  H01L21/2855 ,  H01L21/28562 ,  H01L21/76808 ,  H01L21/76843 ,  H01L21/76876 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53266 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 一种多层互连结构，它包括具有铜互连图案的第一互连层和具有铝互连层并且通过中间的层间绝缘膜形成在所述第一互连层上的第二互连层，其中一钨栓形成在所述层间绝缘膜中的通孔中从而使所述第一互连层和所述第二互连层电连接。所述通孔具有1.25或更大的深度/直径比，并且在钨栓的外壁和通孔的内壁之间形成有一层导电氮化物薄膜，整个该导电氮化物薄膜由导电氮化物形成。