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公开(公告)号：CN108874108B
公开(公告)日：2023-09-05
申请号：CN201710345071.9
申请日：2017-05-16
Applicant: 复旦大学 , 中兴通讯股份有限公司
IPC: G06F1/324 , G06F1/3234
Abstract: 本发明提供了一种CPU的调频方法及装置，其中，该方法包括：获取CPU在第一周期内的负载耗电信息，以及CPU所在终端的电池的当前剩余电量；根据负载耗电信息和当前剩余电量调整CPU在第二周期的频率。通过本发明，解决了相关技术中在CPU调频时由于没有考虑电池的非理想放电特性而导致电池使用效率低的技术问题。
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公开(公告)号：CN110442323B
公开(公告)日：2023-06-23
申请号：CN201910734434.7
申请日：2019-08-09
Applicant: 复旦大学
IPC: G06F7/57
Abstract: 本发明提供一种进行浮点数或定点数乘加运算的架构，其特征在于，包括：缓冲存储器，用于对输入的多个浮点数或定点数进行缓冲存储，浮点数包含浮点指数以及浮点尾数；计算单元阵列，含有多列至少包含一个乘法计算单元的乘法单元列，每一列乘法单元列连接到一个加法计算单元；浮点控制与运算器模块，至少包括指数运算器、尾数移位加法器、移位校正器；外部输入输出接口，用于将浮点数输入给缓冲存储器或将浮点乘加结果输出。本发明的架构可以扩展为任意精度，兼顾计算效率和计算精度；同时兼容多种存储器结构，具有极高的适应性。本架构可经过适当修改变体为在存储器内部进行任意精度定点数运算。
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公开(公告)号：CN111462798A
公开(公告)日：2020-07-28
申请号：CN202010247625.3
申请日：2020-03-31
Applicant: 复旦大学
Abstract: 本发明提供一种存储器或存内计算的阵列单元结构，其特征在于，包括：第一晶体管；第二晶体管；以及电阻变化特性器件，为在包括电流、电压、磁场的外部作用下其等效阻值可以在高阻和低阻之间变化的特性器件。其中，第一晶体管和第二晶体管的源极连接地线、连接电源线或作为计算源线(CSL)连接外界输入。利用晶体管选用NMOS和PMOS的不同以及连接方式的不同，实现特定电压条件下在存储器低阻态或高阻态时开启或关闭，实现计算位线(CBL)电流的抽取或注入，从而有效解决了低阻态或高阻态的波动问题，同时克服了存内计算中非线性问题。
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公开(公告)号：CN109144678A
公开(公告)日：2019-01-04
申请号：CN201710463133.6
申请日：2017-06-19
Applicant: 复旦大学 , 中兴通讯股份有限公司
CPC classification number: G06F9/44505 , G06F9/44594 , G06F9/4806 , G06F2209/482 , G06K9/6223
Abstract: 本发明提供了一种应用关联启动的处理方法、装置及存储介质，包括：将与第一应用关联启动的其他应用按照时间进行聚类，得到第一应用的聚类中心，其中，聚类中心中包括其他应用；根据聚类中心确定第一应用请求关联启动的第二应用的关联状态；根据第二应用的关联状态对第二应用进行关联启动处理。通过本发明，解决了应用的关联启动处理不完善，用户体验差的问题，达到完善应用的关联处理以及提高用户体验的效果。
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公开(公告)号：CN108874108A
公开(公告)日：2018-11-23
申请号：CN201710345071.9
申请日：2017-05-16
Applicant: 复旦大学 , 中兴通讯股份有限公司
IPC: G06F1/32
CPC classification number: G06F1/324 , G06F1/3243
Abstract: 本发明提供了一种CPU的调频方法及装置，其中，该方法包括：获取CPU在第一周期内的负载耗电信息，以及CPU所在终端的电池的当前剩余电量；根据负载耗电信息和当前剩余电量调整CPU在第二周期的频率。通过本发明，解决了相关技术中在CPU调频时由于没有考虑电池的非理想放电特性而导致电池使用效率低的技术问题。
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Patent Agency Ranking
公开(公告)号：CN105047225B
公开(公告)日：2018-10-16
申请号：CN201510410979.4
申请日：2015-07-14
Applicant: 复旦大学
Abstract: 本发明属于半导体存储器技术领域，具体为一种可防止改写的非挥发存储器的写保护电路。本发明的写保护电路结构包括：双单元构建的存储位，数据控制逻辑模块，用于根据待写入数据决定开启双单元的左单元还是右单元的写通路；受同一个列选择信号控制的2个列选择晶体管，栅极分别受写控制信号控制的2个写通路控制晶体管，栅极均受预读控制信号控制的2个预读控制晶体管，电流源，比较器，锁存器，写驱动电路，写控制信号产生电路，其输入是写使能信号，其输出一是预读控制信号和写控制信号。本发明还提出针对写保护电路结构的写操作流程。本发明针对基于双存储单元构建存储位的一次编程存储器，可防止恶意或无意的改写破坏，为敏感数据提供了高安全的存储方案。
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公开(公告)号：CN105023615B
公开(公告)日：2018-10-16
申请号：CN201510418611.2
申请日：2015-07-16
Applicant: 复旦大学
IPC: G11C16/26
Abstract: 本发明属于半导体存储器技术领域，具体为一种可抗旁路攻击的非挥发存储器的读电路结构。该结构包括存储单元，第一参考单元，第二参考单元，电压差放大电路，灵敏放大器，电流源，列选择晶体管，两个参考单元列选择晶体管，两个读使能控制的晶体管，两个传输门；其中存储单元处于导通态或者非导通态，分别表示存储1或者0数据，参考单元跟存储单元有相同结构，分别预先编程为非导通态和导通态；该结构中，读取过程中能同时开启一路互补的参考单元列，以平衡其读功耗曲线，因而可以防止功耗分析的旁路攻击。本发明另一种电路结构是在上述结构基础上，采用处于中间状态的参考单元来进行读操作，将参考单元作为冗余单元用于平衡读功耗，可以进一步平衡读0和读1的功耗曲线，有利于抗功耗分析类的旁路攻击。
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公开(公告)号：CN105047225A
公开(公告)日：2015-11-11
申请号：CN201510410979.4
申请日：2015-07-14
Applicant: 复旦大学
Abstract: 本发明属于半导体存储器技术领域，具体为一种可防止改写的非挥发存储器的写保护电路。本发明的写保护电路结构包括：双单元构建的存储位，数据控制逻辑模块，用于根据待写入数据决定开启双单元的左单元还是右单元的写通路；受同一个列选择信号控制的2个列选择晶体管，栅极分别受写控制信号控制的2个写通路控制晶体管，栅极均受预读控制信号控制的2个预读控制晶体管，电流源，比较器，锁存器，写驱动电路，写控制信号产生电路，其输入是写使能信号，其输出一是预读控制信号和写控制信号。本发明还提出针对写保护电路结构的写操作流程。本发明针对基于双存储单元构建存储位的一次编程存储器，可防止恶意或无意的改写破坏，为敏感数据提供了高安全的存储方案。
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公开(公告)号：CN103021451A
公开(公告)日：2013-04-03
申请号：CN201110284656.7
申请日：2011-09-22
Applicant: 复旦大学
IPC: G11C11/406
Abstract: 本发明涉及存储器技术领域，尤其涉及一种基于阈值电压调节的多级温度控制自刷新方法，本存储设备，包括振荡器、分频器、温度传感器，第一选择器，所述的温度传感器和第一选择器连接，振荡器连接到分频器，分频器和第一选择器连接，第一选择器和DRAM阵列相连接，该存储设备还包括n个衬底电压稳定模块和第二选择器，所述n个衬底电压稳定模块产生DRAM保持期间的衬底电压VBB1、VBB2、……VBBn，第二选择器在温度传感器产生的温度电压信号Vtemp控制下从衬底电压VBB1、VBB2、……VBBn中选择一个输出到DRAM阵列的晶体管衬底电压上。本发明克服了现有技术存在的，如每级的频率对应的温度范围大，阈值电压变化范围大，可能出现低效率或者不可靠问题。
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公开(公告)号：CN103021450A
公开(公告)日：2013-04-03
申请号：CN201110285030.8
申请日：2011-09-22
Applicant: 复旦大学
IPC: G11C11/402
Abstract: 本发明属于存储器技术领域，尤其涉及一种紧凑式电荷转移刷新电路及其操作方法。本发明的紧凑式电荷转移刷新电路，包括大小为M*N的阵列，按列方向分成t个M×(N/t)子阵列，每个子阵列编号1～n，每个子阵列的灵敏放大器的虚电源端VHn相连，而子阵列间的虚电源端VHn通过电荷转移开关Tn相连，M、N、n、t为自然数，每个子阵列的所有灵敏放大器虚电源端相连，记作VHn，而子阵列间的虚电源端VHn通过电荷转移开关Tn相连。本发明既节省了刷新功耗，又显著降低了刷新时间，且控制电路简单，无需额外的面积开销。
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