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公开(公告)号：CN110427171B
公开(公告)日：2022-10-18
申请号：CN201910734087.8
申请日：2019-08-09
Applicant: 复旦大学
IPC: G06F7/544
Abstract: 本发明提供一种基于存储单元的、可扩展的、用于定点数矩阵乘加运算的存内计算设备，其特征在于，包括：数据调度模块，用于将输入的多比特定点数矩阵转换为多个单比特脉冲信号；运算阵列，由M行M列的存储单元构成；辅助运算模块，至少包括低比特模数转换模块、移位加法模块以及数字减法器；列译码器；以及控制模块，存储有配置信息，用于根据配置信息向数据调度模块、列译码器以及辅助运算模块发送配置信号从而适应不同位宽的数据运算。
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公开(公告)号：CN110427171A
公开(公告)日：2019-11-08
申请号：CN201910734087.8
申请日：2019-08-09
Applicant: 复旦大学
IPC: G06F7/544
Abstract: 本发明提供一种基于存储单元的、可扩展的、用于定点数矩阵乘加运算的存内计算结构，其特征在于，包括：数据调度模块，用于将输入的多比特定点数矩阵转换为多个单比特脉冲信号；运算阵列，由M行M列的存储单元构成；辅助运算模块，至少包括低比特模数转换模块、移位加法模块以及数字减法器；列译码器；以及控制模块，存储有配置信息，用于根据配置信息向数据调度模块、列译码器以及辅助运算模块发送配置信号从而适应不同位宽的数据运算。
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公开(公告)号：CN110442323A
公开(公告)日：2019-11-12
申请号：CN201910734434.7
申请日：2019-08-09
Applicant: 复旦大学
IPC: G06F7/57
Abstract: 本发明提供一种进行浮点数或定点数乘加运算的架构，其特征在于，包括：缓冲存储器，用于对输入的多个浮点数或定点数进行缓冲存储，浮点数包含浮点指数以及浮点尾数；计算单元阵列，含有多列至少包含一个乘法计算单元的乘法单元列，每一列乘法单元列连接到一个加法计算单元；浮点控制与运算器模块，至少包括指数运算器、尾数移位加法器、移位校正器；外部输入输出接口，用于将浮点数输入给缓冲存储器或将浮点乘加结果输出。本发明的架构可以扩展为任意精度，兼顾计算效率和计算精度；同时兼容多种存储器结构，具有极高的适应性。本架构可经过适当修改变体为在存储器内部进行任意精度定点数运算。
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公开(公告)号：CN106297863A
公开(公告)日：2017-01-04
申请号：CN201610644142.0
申请日：2016-08-09
Applicant: 复旦大学
Abstract: 本发明属于信息安全技术领域，具体为一种可双重预充电的PUF存储器及其密码生成方法。本发明PUF存储器包括：非挥发存储阵列，用于产生行选信号和列扫描信号的地址产生模块，地址译码模块，用于产生基准电流的基准电流模块，用于Vref调整的Vref调整模块，预充电电平包括0”和“1”的双重预充电比较模块，用于暂时存储比较结果的存储器模块，以及密码生成模块。本发明还提出比较过程中针对识别不确定单元的读操作流程。本发明针对非挥发-PUF密码生成过程中，电阻差异过小导致的比较器无法识别的现象，利用双重预充电机制确定不确定态的位置信息，并由此生成密码，无需大量循环，无需额外的NVM存储不确定位置，无需在制造阶段进行额外的不确定态筛选工作。
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公开(公告)号：CN110442323B
公开(公告)日：2023-06-23
申请号：CN201910734434.7
申请日：2019-08-09
Applicant: 复旦大学
IPC: G06F7/57
Abstract: 本发明提供一种进行浮点数或定点数乘加运算的架构，其特征在于，包括：缓冲存储器，用于对输入的多个浮点数或定点数进行缓冲存储，浮点数包含浮点指数以及浮点尾数；计算单元阵列，含有多列至少包含一个乘法计算单元的乘法单元列，每一列乘法单元列连接到一个加法计算单元；浮点控制与运算器模块，至少包括指数运算器、尾数移位加法器、移位校正器；外部输入输出接口，用于将浮点数输入给缓冲存储器或将浮点乘加结果输出。本发明的架构可以扩展为任意精度，兼顾计算效率和计算精度；同时兼容多种存储器结构，具有极高的适应性。本架构可经过适当修改变体为在存储器内部进行任意精度定点数运算。
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Patent Agency Ranking
公开(公告)号：CN109495272B
公开(公告)日：2021-04-30
申请号：CN201811289819.9
申请日：2018-10-31
Applicant: 复旦大学
Abstract: 本发明属于信息安全技术领域，具体为一种基于忆阻器的强物理不克隆函数（PUF）电路。本发明的PUF电路包括：非挥发存储阵列和2T2R基本单元，用于产生行选信号和列选信号的行地址生成模块、列地址生成模块、比较地址生成模块，负责地址译码的PUF列选择器、PUF行译码器、比较电流列选择模块，用于产生读、写、比较信号的读、置位模块和比较、复位模块，以及用于读出电路的读电路模块，用于暂时储存结果的Mbit寄存器&计数器模块，和提高抗建模攻击的多重异或模块。本发明还提出了一套提高忆阻器强PUF面积利用率和随机性的操作流程。本发明提出的忆阻器强PUF电路拥有面积利用率高，可配置和重复利用的特征，具有优异的随机性和抗建模攻击能力。
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公开(公告)号：CN106297863B
公开(公告)日：2020-07-28
申请号：CN201610644142.0
申请日：2016-08-09
Applicant: 复旦大学
Abstract: 本发明属于信息安全技术领域，具体为一种可双重预充电的PUF存储器及其密码生成方法。本发明PUF存储器包括：非挥发存储阵列，用于产生行选信号和列扫描信号的地址产生模块，地址译码模块，用于产生基准电流的基准电流模块，用于Vref调整的Vref调整模块，预充电电平包括“0”和“1”的双重预充电比较模块，用于暂时存储比较结果的存储器模块，以及密码生成模块。本发明还提出比较过程中针对识别不确定单元的读操作流程。本发明针对非挥发‑PUF密码生成过程中，电阻差异过小导致的比较器无法识别的现象，利用双重预充电机制确定不确定态的位置信息，并由此生成密码，无需大量循环，无需额外的NVM存储不确定位置，无需在制造阶段进行额外的不确定态筛选工作。
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公开(公告)号：CN106295414B
公开(公告)日：2020-05-12
申请号：CN201610644148.8
申请日：2016-08-09
Applicant: 复旦大学
Abstract: 本发明属于电阻式随机存储器外围设计领域，具体为一种带分区写保护和保护位置乱处理的非挥发存储器及其写操作方法。本发明非挥发存储器总体电路包括两部分功能不同的阻变式存储阵列、以及两部分功能对应的外围写保护电路。阻变式存储阵列包括一部分用于存储如密钥、认证标签等安全信息相关的数据，另一部分用于存储在进行写操作时需要得到确认的受保护数据。本发明可以提供安全信息相关的数据单独存储以防止任何修改或者受保护信息被无意修改或外界恶意篡改。
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公开(公告)号：CN109495272A
公开(公告)日：2019-03-19
申请号：CN201811289819.9
申请日：2018-10-31
Applicant: 复旦大学
CPC classification number: H04L9/3278 , G06F21/72 , H04L2209/12
Abstract: 本发明属于信息安全技术领域，具体为一种基于忆阻器的强物理不克隆函数（PUF）电路。本发明的PUF电路包括：非挥发存储阵列和2T2R基本单元，用于产生行选信号和列选信号的行地址生成模块、列地址生成模块、比较地址生成模块，负责地址译码的PUF列选择器、PUF行译码器、比较电流列选择模块，用于产生读、写、比较信号的读、置位模块和比较、复位模块，以及用于读出电路的读电路模块，用于暂时储存结果的Mbit寄存器&计数器模块，和提高抗建模攻击的多重异或模块。本发明还提出了一套提高忆阻器强PUF面积利用率和随机性的操作流程。本发明提出的忆阻器强PUF电路拥有面积利用率高，可配置和重复利用的特征，具有优异的随机性和抗建模攻击能力。
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公开(公告)号：CN106295414A
公开(公告)日：2017-01-04
申请号：CN201610644148.8
申请日：2016-08-09
Applicant: 复旦大学
Abstract: 本发明属于电阻式随机存储器外围设计领域，具体为一种带分区写保护和保护位置乱处理的非挥发存储器及其写操作方法。本发明非挥发存储器总体电路包括两部分功能不同的阻变式存储阵列、以及两部分功能对应的外围写保护电路。阻变式存储阵列包括一部分用于存储如密钥、认证标签等安全信息相关的数据，另一部分用于存储在进行写操作时需要得到确认的受保护数据。本发明可以提供安全信息相关的数据单独存储以防止任何修改或者受保护信息被无意修改或外界恶意篡改。
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