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公开(公告)号：CN104008084B
公开(公告)日：2017-01-18
申请号：CN201410237881.9
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种可拓展的2.5D多核处理器架构。本发明由两维网格结构的片上网络互连的多核处理器芯片，通过SerDes接口提供的高速数据传输通道和拓展的芯片通信。纵向上，处理器通过片外存储接口和片外存储器进行单字读写和直接数据访存操作；横向上，处理器通过片外加速接口和片外加速器进行控制和数据交互；通过软件配置片间接口处的数据选择器，本发明还支持纵向和横向的多核芯片拓展。上述不同的互连芯片通过2.5D工艺键合在同一块衬底并集成在一个封装内部。本发明灵活地支持传统2D多核处理器的存储空间的拓展、多种加速器的耦合以及核运算资源的拓展，提高芯片级IP的可复用性和系统级设计的可重构性，缩短大芯片设计周期，降低制造成本。
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公开(公告)号：CN103259698B
公开(公告)日：2016-03-30
申请号：CN201310152474.3
申请日：2013-04-27
Applicant: 复旦大学
IPC: H04L12/26
Abstract: 本发明属于计算机片上网络系统的测试技术领域，具体为一种适用于片上网络的测试系统和方法。本发明的测试系统包括一个控制器和一个二维网格片上网络，控制器生成配置、测试信息和测试控制信号，实现全局同步测试；二维网格片上网络实现测试数据的接收和发送，片上网络中的所有路由器和IP核加入测试单元。本发明的测试方法分别对片上网络的所有链路和交换开关进行测试，并且是内建自测试（BIST）的，在增加一定硬件开销和测试周期下，能够有效覆盖所涉及的所有链路和交换开关错误，实现错误链路和交换开关的错误全覆盖，得到完整的片上网络全局的错误分布图，从而适用于二维网格片上网络的容错路由算法设计。
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公开(公告)号：CN104035896A
公开(公告)日：2014-09-10
申请号：CN201410254412.8
申请日：2014-06-10
Applicant: 复旦大学
IPC: G06F13/16
Abstract: 本发明属于多核处理器设计技术领域，具体为一种适用于2.5D多核系统的融合存储器的片外加速器。该片外加速器包括：逻辑控制电路（包括指令译码器、状态寄存器）、存储器（以阵列方式组织）、加速器、可配置互连网络。逻辑控制电路从处理器端接收配置包，经过解析，对相应的链路进行配置，决定存储器的输出数据是否经过加速逻辑返回处理器。本发明结构适用于面向特定应用的2.5D多核处理系统，可以降低由于片间访存延时较大而引起的性能损失，存储器输出数据可以选择经过不同的加速单元进行计算和输出，具有一定的灵活性。
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公开(公告)号：CN104008084A
公开(公告)日：2014-08-27
申请号：CN201410237881.9
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种可拓展的2.5D多核处理器架构。本发明由两维网格结构的片上网络互连的多核处理器芯片，通过SerDes接口提供的高速数据传输通道和拓展的芯片通信。纵向上，处理器通过片外存储接口和片外存储器进行单字读写和直接数据访存操作；横向上，处理器通过片外加速接口和片外加速器进行控制和数据交互；通过软件配置片间接口处的数据选择器，本发明还支持纵向和横向的多核芯片拓展。上述不同的互连芯片通过2.5D工艺键合在同一块衬底并集成在一个封装内部。本发明灵活地支持传统2D多核处理器的存储空间的拓展、多种加速器的耦合以及核运算资源的拓展，提高芯片级IP的可复用性和系统级设计的可重构性，缩短大芯片设计周期，降低制造成本。
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公开(公告)号：CN104022950B
公开(公告)日：2017-06-06
申请号：CN201410253106.2
申请日：2014-06-10
Applicant: 复旦大学
IPC: H04L12/701 , H04L12/721 , G06F15/173
Abstract: 本发明属于可靠性片上网络设计领域，具体为应用于片上网络的一种可共享和自配置缓存的路由器结构。本发明包括缓存单元、路由计算单元、数据交换开关、仲裁器、邻近通道状态监视器和本地通道状态监视器。本发明在常规的路由器结构中加入了邻近和本地通道状态监视器，可以有效的监控局部片上网络中路由器通道的状态，使得路由计算单元可以根据实时的通道状态信息计算出更加合理的路由路径，从而降低片上网络局部的拥堵概率，提高片上网络的吞吐率，降低其数据到达目的节点的延迟。东南西北四个端口的缓存单元都包含了由三个先入先出队列构成的缓存，形成两个虚拟的数据通道，可自配置地实现缓存的共享，有效地增加数据路由的自适应性。
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Patent Agency Ranking
公开(公告)号：CN103248341B
公开(公告)日：2016-01-20
申请号：CN201310162169.2
申请日：2013-05-06
Applicant: 复旦大学
Abstract: 本发明属于超大规模集成电路的片上时钟技术领域，具体为一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路。本发明由早相位检测模块、偏移量检测模块、转码电路、可配置延时电路和两个二选一的数据选择器组成；早相位检测模块用来检测两路时钟相位的先后性，输出信号送给两个数据选择器，两路时钟经过偏移量检测模块检测出实际偏移量，再经转码电路转码后控制可配置延时电路，将相位更早的时钟往后推迟偏移量个相位，以确保输出为边沿对齐、偏移去除的两相时钟。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容。
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公开(公告)号：CN104022950A
公开(公告)日：2014-09-03
申请号：CN201410253106.2
申请日：2014-06-10
Applicant: 复旦大学
IPC: H04L12/701 , H04L12/721 , G06F15/173
Abstract: 本发明属于可靠性片上网络设计领域，具体为应用于片上网络的一种可共享和自配置缓存的路由器结构。本发明包括缓存单元、路由计算单元、数据交换开关、仲裁器、邻近通道状态监视器和本地通道状态监视器。本发明在常规的路由器结构中加入了邻近和本地通道状态监视器，可以有效的监控局部片上网络中路由器通道的状态，使得路由计算单元可以根据实时的通道状态信息计算出更加合理的路由路径，从而降低片上网络局部的拥堵概率，提高片上网络的吞吐率，降低其数据到达目的节点的延迟。东南西北四个端口的缓存单元都包含了由三个先入先出队列构成的缓存，形成两个虚拟的数据通道，可自配置地实现缓存的共享，有效地增加数据路由的自适应性。
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公开(公告)号：CN104022775A
公开(公告)日：2014-09-03
申请号：CN201410237883.8
申请日：2014-06-02
Applicant: 复旦大学
IPC: H03K19/0175
Abstract: 本发明属于SerDes串行通信技术领域，具体为一种面向SerDes技术中基于FIFO协议的数字接口电路。本发明由发送端数字电路和接收端数字电路两大部分组成。本发明在SerDes数模接口中引入数字系统设计中经典的同步、异步FIFO和串并、并串转换电路，将数模接口封装成简单的支持FIFO读写协议的接口，简单可行，便于调用。FIFO的巧妙使用，有效解决了芯片间跨时钟域数据传输、反馈控制信号通道传输延迟大等信号完整性问题，串并、并串转换电路则解决了总线和SerDes位宽不匹配问题，便于总线的位宽拓展，增强了电路设计方案的适应性。
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公开(公告)号：CN103259698A
公开(公告)日：2013-08-21
申请号：CN201310152474.3
申请日：2013-04-27
Applicant: 复旦大学
IPC: H04L12/26
Abstract: 本发明属于计算机片上网络系统的测试技术领域，具体为一种适用于片上网络的测试系统和方法。本发明的测试系统包括一个控制器和一个二维网格片上网络，控制器生成配置、测试信息和测试控制信号，实现全局同步测试；二维网格片上网络实现测试数据的接收和发送，片上网络中的所有路由器和IP核加入测试单元。本发明的测试方法分别对片上网络的所有链路和交换开关进行测试，并且是内建自测试（BIST）的，在增加一定硬件开销和测试周期下，能够有效覆盖所涉及的所有链路和交换开关错误，实现错误链路和交换开关的错误全覆盖，得到完整的片上网络全局的错误分布图，从而适用于二维网格片上网络的容错路由算法设计。
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公开(公告)号：CN103248341A
公开(公告)日：2013-08-14
申请号：CN201310162169.2
申请日：2013-05-06
Applicant: 复旦大学
Abstract: 本发明属于超大规模集成电路的片上时钟技术领域，具体为一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路。本发明由早相位检测模块、偏移量检测模块、转码电路、可配置延时电路和两个二选一的数据选择器组成；早相位检测模块用来检测两路时钟相位的先后性，输出信号送给两个数据选择器，两路时钟经过偏移量检测模块检测出实际偏移量，再经转码电路转码后控制可配置延时电路，将相位更早的时钟往后推迟偏移量个相位，以确保输出为边沿对齐、偏移去除的两相时钟。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容。
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