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公开(公告)号：CN112231630B
公开(公告)日：2024-02-02
申请号：CN202011156271.8
申请日：2020-10-26
Applicant: 国家超级计算无锡中心 , 太初(无锡)电子科技有限公司 , 国网湖北省电力有限公司
Abstract: 本发明提供的基于FPGA并行加速的稀疏矩阵求解方法，通过对稀疏矩阵进行分解、对下三角矩阵对角线元素取倒数、根据数据依赖关系对数据进行分割分配、并对每个处理单元内的数据进行排布、依据排布的运算顺序采用精确的节拍级硬件资源调度进行计算，从而实现高度融合的软硬件协同加速、稀疏矩阵求解的细粒度并行流水，有效解决了现有技术中存在的处理效率低、浪费计算资源、甚至无法进行计算的问题，节省计算资源、提高处理效率。(56)对比文件Fialko Sergiy.Parallel direct solverfor solving systems of linear equationsresulting from finite element method onmulti-core desktops and workstations.《Computers & Mathematics withApplications》.2015,第70卷(第12期),2968-2987.Chai Wenwen 等.An LU decompositionbased direct integral equation solver oflinear complexity and higher-orderaccuracy for large-scale interconnectextraction《.IEEE Transactions on AdvancedPackaging》.2010,第33卷(第4期),794-803.陈尧 等.GPU加速不完全Cholesky分解预条件共轭梯度法《.计算机研究与发展》.2015,(第04期),843-850.
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公开(公告)号：CN112231630A
公开(公告)日：2021-01-15
申请号：CN202011156271.8
申请日：2020-10-26
Applicant: 国家超级计算无锡中心 , 太初(无锡)电子科技有限公司
Abstract: 本发明提供的基于FPGA并行加速的稀疏矩阵求解方法，通过对稀疏矩阵进行分解、对下三角矩阵对角线元素取倒数、根据数据依赖关系对数据进行分割分配、并对每个处理单元内的数据进行排布、依据排布的运算顺序采用精确的节拍级硬件资源调度进行计算，从而实现高度融合的软硬件协同加速、稀疏矩阵求解的细粒度并行流水，有效解决了现有技术中存在的处理效率低、浪费计算资源、甚至无法进行计算的问题，节省计算资源、提高处理效率。
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公开(公告)号：CN118569151A
公开(公告)日：2024-08-30
申请号：CN202410610681.7
申请日：2024-05-16
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本发明涉及数据处理技术领域，公开了一种基于HAPS验证平台的多FPGA验证系统，该系统包括：处理模块，用于根据接收的用户请求，发起片外地址读写请求；第一写缓存控制模块，与处理模块连接，用于对请求缓存模块发起写缓存控制指令；请求缓存模块，与第一写缓存控制模块连接，用于根据写缓存控制指令写入片外地址读写请求；第一读缓存控制模块，与请求缓存模块连接，用于将片外地址读写请求发送给第一数据通信模块；第一数据通信模块，与第一读缓存控制模块连接，用于将接收的片外地址读写请求发出，实现对HAPS验证平台的片外地址读写请求操作。将HAPS与其它FPGA平台进行互联，实现多FPGA平台之间的扩展使用，使得基于FPGA的原型验证平台更加廉价，可扩展性高。
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公开(公告)号：CN118503198A
公开(公告)日：2024-08-16
申请号：CN202410300551.3
申请日：2024-03-15
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F15/78
Abstract: 本发明涉及数据处理技术领域，公开了一种基于FPGA的数据迭代装置，该装置包括：数据命令发起模块；冲突检测与命令缓存模块，用于将从数据命令发起模块读取的最新操作请求数据与所有缓存单元中现存的操作请求数据进行冲突检测；还用于将冲突检测后满足缓存要求的最新操作请求数据缓存至缓存单元的对应位置，并将冲突检测后不满足缓存要求的最新操作请求数据回收至缓冲单元；数据处理模块，用于读取缓存单元中的操作请求数据，并根据操作请求数据携带的数据地址读取片上存储对应的待迭代数据，将待迭代数据与对应的固定参数进行迭代计算，并写入片上存储。本发明实现了对片上存储带宽的高效利用，避免后续数据迭代过程中出现数据“过期”的现象。
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公开(公告)号：CN116340199A
公开(公告)日：2023-06-27
申请号：CN202310630265.9
申请日：2023-05-31
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本发明公开了一种地址冲突处理系统、方法、电子设备及介质；所述系统包括依次连接的处理单元、力写回模块和存储器；所述力写回模块包括：回写地址计算模块：用于根据粒子盒子号和粒子位置号生成粒子的力写回地址；所述力写回地址为粒子在存储器中的地址；第一先入先出模块：用于先入先出缓冲，缓存回写地址计算模块生成的力写回地址；第二先入先出模块：用于先入先出缓冲，缓存处理单元输入的当前力；加法器：将当前力和从存储器中读出的初始力进行相加；控制模块：实现力写回模块控制功能；本发明用于对地址冲突处理，解决在存储器读写的情况下传统存储器原子操作连续读写效率慢的问题，避免因读写冲突导致数据异常的现象。
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Patent Agency Ranking
公开(公告)号：CN115905075A
公开(公告)日：2023-04-04
申请号：CN202111159977.4
申请日：2021-09-30
Applicant: 太初(无锡)电子科技有限公司
Abstract: 提供了一种实现SMBus传输的方法和系统，SMBus传输在仅支持I2C的主设备与支持SMBus的从设备之间进行。主设备的控制线和数据线分别与从设备的控制线和数据线连接，主设备配备有外部中断引脚，外部中断引脚与从设备的警报信号线连接。方法包括：在正常工作模式下，主设备和从设备的控制线和数据线通过上拉电阻而输出浮空，通过I2C通信方式实现开始标志、结束标志和响应；在警报模式下，从设备的警报信号线的电平拉低；主设备在检测到外部中断引脚处的电平下降沿时，发起对警报地址的访问；从设备接收到警报地址时将从设备的地址通过I2C通信方式传输回主设备。本发明使得只支持I2C的主设备可以使用SMBus与从设备通信，并且满足了SMBus的警报功能。
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公开(公告)号：CN116187236A
公开(公告)日：2023-05-30
申请号：CN202310467217.2
申请日：2023-04-27
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/331 , G06F30/33
Abstract: 本发明公开了一种FPGA原型验证系统及方法，所述系统包括：主机和FPGA硬件板卡，所述FPGA硬件板卡上设有依次连接的XDMA模块、控制模块、PE模块、力累加模块、力写回模块、2选1模块和BRAM控制模块，所述力写回模块、2选1模块均连接有第一BRAM模块；本发明利用FPGA硬件板卡，提供稳定的验证系统环境，避免了多个系统重复开发。
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公开(公告)号：CN114942900A
公开(公告)日：2022-08-26
申请号：CN202111153425.2
申请日：2021-09-29
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本发明提供一种嵌入式系统双缓冲数据串行发送方法，嵌入式系统包括软件、硬件，硬件的通信模块设有发送缓冲区、接收缓冲区，所述发送缓冲区数量为多个；软件依序将待发送数据包存入发送缓冲区，直至多个缓冲区均已存入数据包；硬件从第一个发送缓冲区开始依序感知数据包准备状态，并依序将数据包串行发出。本发明的嵌入式系统双缓冲数据串行发送方法，通过拆分待发送数据包减小了数据包的长度，缩短了重发数据包的时间；通过设置双缓冲区，减少了数据读入缓冲区的等待时间，提升了CPU的利用率。
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公开(公告)号：CN116340199B
公开(公告)日：2023-10-13
申请号：CN202310630265.9
申请日：2023-05-31
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本发明公开了一种地址冲突处理系统、方法、电子设备及介质；所述系统包括依次连接的处理单元、力写回模块和存储器；所述力写回模块包括：回写地址计算模块：用于根据粒子盒子号和粒子位置号生成粒子的力写回地址；所述力写回地址为粒子在存储器中的地址；第一先入先出模块：用于先入先出缓冲，缓存回写地址计算模块生成的力写回地址；第二先入先出模块：用于先入先出缓冲，缓存处理单元输入的当前力；加法器：将当前力和从存储器中读出的初始力进行相加；控制模块：实现力写回模块控制功能；本发明用于对地址冲突处理，解决在存储器读写的情况下传统存储器原子操作连续读写效率慢的问题，避免因读写冲突导致数据异常的现象。
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公开(公告)号：CN116187236B
公开(公告)日：2023-07-07
申请号：CN202310467217.2
申请日：2023-04-27
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/331 , G06F30/33
Abstract: 本发明公开了一种FPGA原型验证系统及方法，所述系统包括：主机和FPGA硬件板卡，所述FPGA硬件板卡上设有依次连接的XDMA模块、控制模块、PE模块、力累加模块、力写回模块、2选1模块和BRAM控制模块，所述力写回模块、2选1模块均连接有第一BRAM模块；本发明利用FPGA硬件板卡，提供稳定的验证系统环境，避免了多个系统重复开发。
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