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公开(公告)号:CN116991767A
公开(公告)日:2023-11-03
申请号:CN202310800530.3
申请日:2023-06-30
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F13/18
Abstract: 本申请涉及排他访问技术领域,公开了排他访问存储器的方法、装置、计算机设备及存储介质,所述方法应用于存储控制器,其包括:监测接收的访问请求是否为排他访问请求;当访问请求为排他访问请求时,获取目标地址中的独占标记,以确定目标地址的独占状态;目标地址为排他访问请求映射到存储控制器对应存储器中的地址;判断目标地址的独占状态与排他访问请求的访问类型是否适配;当目标地址的独占状态与排他访问请求的访问类型适配时,根据目标地址对存储器进行排他访问。避免增加额外的控制单元,降低了基于AXI的排他访问的硬件结构的复杂性。还可以应用具有存储控制器但不便于安装额外控制单元的其他芯片中,还扩展了基于AXI的排他访问的应用场景。
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公开(公告)号:CN116127882B
公开(公告)日:2023-07-11
申请号:CN202310417258.0
申请日:2023-04-19
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/327 , G06F111/04 , G06F111/06
Abstract: 本发明公开了一种层次化逻辑综合方法、装置、设备和存储介质。包括:根据芯片逻辑设计功能模块所关联的各功能分块的逻辑综合结果,对功能模块进行设计处理获取各功能分块的外部约束;根据外部约束对各功能分块进行增量逻辑综合获取各功能分块对应的更新门级代码;根据更新门级代码对功能模块进行逻辑综合,获取功能模块完整的门级网表。在对功能模块进行逻辑综合时获取各功能分块的外部约束,并根据外部约束对各功能分块进行优化获取更新门级代码,由于更新门级代码参考了外部实际的约束,从而在基于更新门级代码对功能模块进行逻辑综合时,无需对功能模块进行多次迭代逻辑综合,就可以保证获取到高质量的门级网表。
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公开(公告)号:CN116821248A
公开(公告)日:2023-09-29
申请号:CN202310863853.7
申请日:2023-07-14
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F16/27 , G06F16/22 , G06F16/245 , G06F30/398
Abstract: 本发明公开了一种芯片设计数据同步方法、装置、设备及存储介质。包括:获取芯片配置文件,根据配置文件确定目标存储结构;获取待同步数据,并对待同步数据进行验证生成数据验证结果;当数据验证结果为数据有效时,根据目标存储结构对待同步数据进行芯片设计数据同步。通过获取的芯片配置文件对用户输入的查询命令进行匹配以确定目标存储结构,通过对获取的待同步数据进行有效性验证以生成数据验证结果,当数据验证结果为数据有效时,根据目标存储结构对待同步数据进行芯片设计数据同步,配置文件中包括了统一的存储结构配置,解决了设计数据分散导致的管理和访问效率较低的问题,各层次的设计版本清晰,可以方便的进行版本同步控制,降低了设计数据同步难度。
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公开(公告)号:CN116187236A
公开(公告)日:2023-05-30
申请号:CN202310467217.2
申请日:2023-04-27
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/331 , G06F30/33
Abstract: 本发明公开了一种FPGA原型验证系统及方法,所述系统包括:主机和FPGA硬件板卡,所述FPGA硬件板卡上设有依次连接的XDMA模块、控制模块、PE模块、力累加模块、力写回模块、2选1模块和BRAM控制模块,所述力写回模块、2选1模块均连接有第一BRAM模块;本发明利用FPGA硬件板卡,提供稳定的验证系统环境,避免了多个系统重复开发。
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公开(公告)号:CN115599445B
公开(公告)日:2023-04-07
申请号:CN202211487093.6
申请日:2022-11-25
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本申请公开了一种指令乱序执行方法,涉及处理器技术领域,该指令乱序执行方法根据寄存器映射表确定待分派指令的源结构寄存器对应的源物理寄存器,根据物理寄存器状态表记载的尚未执行完成的待分派指令对各个物理寄存器的数据的依赖情况确定源物理寄存器,然后将待分派指令的目标物理寄存器、各个源物理寄存器及其数据就绪标识保存在保留站中,依据数据就绪标识等待或分派到对应的执行部件中执行,并动态更新保留站、寄存器映射表和物理寄存器状态表,保证执行准确性。该指令乱序执行方法在保留站中只需记录简单的数据就绪标识,从而可以以很小的硬件面积实现较高的流水线的执行效率,有利于优化处理器性能。
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公开(公告)号:CN116401978A
公开(公告)日:2023-07-07
申请号:CN202111624950.8
申请日:2021-12-28
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/3308 , G06F8/30
Abstract: 本发明提供一种Verilog代码仿真脚本的可重用化实现方案,该方案将脚本分为:框架基础类、功能模块类、扩展类,其中,框架基础类是仿真脚本的基础构成,包括整个仿真流程的控制代码,可以调用:功能模块类的功能模块和/或公共函数、扩展类的扩展函数和/或扩展模块,用以实现各个阶段的功能;功能模块类包括公用函数库及多个通用功能模块,公用函数库包含多个公共函数,通用功能模块是环境编写人员依据通用需求,撰写的通用代码。本发明通过对现有脚本代码模块化和继承,实现代码仿真脚本的可重用化。
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公开(公告)号:CN116127882A
公开(公告)日:2023-05-16
申请号:CN202310417258.0
申请日:2023-04-19
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/327 , G06F111/04 , G06F111/06
Abstract: 本发明公开了一种层次化逻辑综合方法、装置、设备和存储介质。包括:根据芯片逻辑设计功能模块所关联的各功能分块的逻辑综合结果,对功能模块进行设计处理获取各功能分块的外部约束;根据外部约束对各功能分块进行增量逻辑综合获取各功能分块对应的更新门级代码;根据更新门级代码对功能模块进行逻辑综合,获取功能模块完整的门级网表。在对功能模块进行逻辑综合时获取各功能分块的外部约束,并根据外部约束对各功能分块进行优化获取更新门级代码,由于更新门级代码参考了外部实际的约束,从而在基于更新门级代码对功能模块进行逻辑综合时,无需对功能模块进行多次迭代逻辑综合,就可以保证获取到高质量的门级网表。
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公开(公告)号:CN115599445A
公开(公告)日:2023-01-13
申请号:CN202211487093.6
申请日:2022-11-25
Applicant: 太初(无锡)电子科技有限公司(CN)
Abstract: 本申请公开了一种指令乱序执行方法,涉及处理器技术领域,该指令乱序执行方法根据寄存器映射表确定待分派指令的源结构寄存器对应的源物理寄存器,根据物理寄存器状态表记载的尚未执行完成的待分派指令对各个物理寄存器的数据的依赖情况确定源物理寄存器,然后将待分派指令的目标物理寄存器、各个源物理寄存器及其数据就绪标识保存在保留站中,依据数据就绪标识等待或分派到对应的执行部件中执行,并动态更新保留站、寄存器映射表和物理寄存器状态表,保证执行准确性。该指令乱序执行方法在保留站中只需记录简单的数据就绪标识,从而可以以很小的硬件面积实现较高的流水线的执行效率,有利于优化处理器性能。
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公开(公告)号:CN117112320A
公开(公告)日:2023-11-24
申请号:CN202310715839.2
申请日:2023-06-14
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F11/22
Abstract: 本申请涉及芯片验证技术领域,公开了接口控制器的验证方法、平台、装置、设备及存储介质,所述方法包括接收基于第一协议的激励,对激励进行协议格式转换,得到基于目标协议的目标激励;获取目标激励对应的输入信号序列;输入信号序列为根据目标激励以及第一内部状态机的状态生成的信号序列;根据输入信号序列,驱动至少一个待测设计,以得到待测设计的实际输出结果;待测设计是根据接口控制器的各个功能设计的;根据输入信号序列,模拟待测设计的输出,得到待测设计的期望输出结果;根据实际输出结果以及期望输出结果,确定接口控制器的验证结果。提高了接口控制器功能验证的完备性的同时降低了编写激励的复杂性。
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公开(公告)号:CN116702668A
公开(公告)日:2023-09-05
申请号:CN202310702375.1
申请日:2023-06-13
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本发明公开了一种回归测试方法、装置、电子设备和存储介质,涉及芯片测试技术领域,该方法包括:响应于获取到用户命令行,通过用户主文件获取测试文件;其中,用户主文件继承于系统主文件;通过用户主文件和解析执行文件,获取测试文件的测试命令行集;根据用户命令行,通过用户主文件和仿真执行文件,对测试命令行集进行回归测试。本发明实施例的技术方案,不但实现了多个测试命令行的批量测试,提高了回归测试效率,而且继承于系统主文件的用户主文件,既确保了每个用户进行回归测试时,均可使用系统主文件预先构建完成的测试逻辑完成回归测试,实现了多用户场景下的个性化测试需求,又避免了各个用户对系统主文件的修改。
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