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公开(公告)号：CN116821248A
公开(公告)日：2023-09-29
申请号：CN202310863853.7
申请日：2023-07-14
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F16/27 , G06F16/22 , G06F16/245 , G06F30/398
Abstract: 本发明公开了一种芯片设计数据同步方法、装置、设备及存储介质。包括：获取芯片配置文件，根据配置文件确定目标存储结构；获取待同步数据，并对待同步数据进行验证生成数据验证结果；当数据验证结果为数据有效时，根据目标存储结构对待同步数据进行芯片设计数据同步。通过获取的芯片配置文件对用户输入的查询命令进行匹配以确定目标存储结构，通过对获取的待同步数据进行有效性验证以生成数据验证结果，当数据验证结果为数据有效时，根据目标存储结构对待同步数据进行芯片设计数据同步，配置文件中包括了统一的存储结构配置，解决了设计数据分散导致的管理和访问效率较低的问题，各层次的设计版本清晰，可以方便的进行版本同步控制，降低了设计数据同步难度。
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公开(公告)号：CN116187236A
公开(公告)日：2023-05-30
申请号：CN202310467217.2
申请日：2023-04-27
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/331 , G06F30/33
Abstract: 本发明公开了一种FPGA原型验证系统及方法，所述系统包括：主机和FPGA硬件板卡，所述FPGA硬件板卡上设有依次连接的XDMA模块、控制模块、PE模块、力累加模块、力写回模块、2选1模块和BRAM控制模块，所述力写回模块、2选1模块均连接有第一BRAM模块；本发明利用FPGA硬件板卡，提供稳定的验证系统环境，避免了多个系统重复开发。
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公开(公告)号：CN118569151A
公开(公告)日：2024-08-30
申请号：CN202410610681.7
申请日：2024-05-16
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本发明涉及数据处理技术领域，公开了一种基于HAPS验证平台的多FPGA验证系统，该系统包括：处理模块，用于根据接收的用户请求，发起片外地址读写请求；第一写缓存控制模块，与处理模块连接，用于对请求缓存模块发起写缓存控制指令；请求缓存模块，与第一写缓存控制模块连接，用于根据写缓存控制指令写入片外地址读写请求；第一读缓存控制模块，与请求缓存模块连接，用于将片外地址读写请求发送给第一数据通信模块；第一数据通信模块，与第一读缓存控制模块连接，用于将接收的片外地址读写请求发出，实现对HAPS验证平台的片外地址读写请求操作。将HAPS与其它FPGA平台进行互联，实现多FPGA平台之间的扩展使用，使得基于FPGA的原型验证平台更加廉价，可扩展性高。
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公开(公告)号：CN116127882B
公开(公告)日：2023-07-11
申请号：CN202310417258.0
申请日：2023-04-19
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/327 , G06F111/04 , G06F111/06
Abstract: 本发明公开了一种层次化逻辑综合方法、装置、设备和存储介质。包括：根据芯片逻辑设计功能模块所关联的各功能分块的逻辑综合结果，对功能模块进行设计处理获取各功能分块的外部约束；根据外部约束对各功能分块进行增量逻辑综合获取各功能分块对应的更新门级代码；根据更新门级代码对功能模块进行逻辑综合，获取功能模块完整的门级网表。在对功能模块进行逻辑综合时获取各功能分块的外部约束，并根据外部约束对各功能分块进行优化获取更新门级代码，由于更新门级代码参考了外部实际的约束，从而在基于更新门级代码对功能模块进行逻辑综合时，无需对功能模块进行多次迭代逻辑综合，就可以保证获取到高质量的门级网表。
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Patent Agency Ranking
公开(公告)号：CN118503198A
公开(公告)日：2024-08-16
申请号：CN202410300551.3
申请日：2024-03-15
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F15/78
Abstract: 本发明涉及数据处理技术领域，公开了一种基于FPGA的数据迭代装置，该装置包括：数据命令发起模块；冲突检测与命令缓存模块，用于将从数据命令发起模块读取的最新操作请求数据与所有缓存单元中现存的操作请求数据进行冲突检测；还用于将冲突检测后满足缓存要求的最新操作请求数据缓存至缓存单元的对应位置，并将冲突检测后不满足缓存要求的最新操作请求数据回收至缓冲单元；数据处理模块，用于读取缓存单元中的操作请求数据，并根据操作请求数据携带的数据地址读取片上存储对应的待迭代数据，将待迭代数据与对应的固定参数进行迭代计算，并写入片上存储。本发明实现了对片上存储带宽的高效利用，避免后续数据迭代过程中出现数据“过期”的现象。
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公开(公告)号：CN116340199A
公开(公告)日：2023-06-27
申请号：CN202310630265.9
申请日：2023-05-31
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本发明公开了一种地址冲突处理系统、方法、电子设备及介质；所述系统包括依次连接的处理单元、力写回模块和存储器；所述力写回模块包括：回写地址计算模块：用于根据粒子盒子号和粒子位置号生成粒子的力写回地址；所述力写回地址为粒子在存储器中的地址；第一先入先出模块：用于先入先出缓冲，缓存回写地址计算模块生成的力写回地址；第二先入先出模块：用于先入先出缓冲，缓存处理单元输入的当前力；加法器：将当前力和从存储器中读出的初始力进行相加；控制模块：实现力写回模块控制功能；本发明用于对地址冲突处理，解决在存储器读写的情况下传统存储器原子操作连续读写效率慢的问题，避免因读写冲突导致数据异常的现象。
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公开(公告)号：CN116127882A
公开(公告)日：2023-05-16
申请号：CN202310417258.0
申请日：2023-04-19
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/327 , G06F111/04 , G06F111/06
Abstract: 本发明公开了一种层次化逻辑综合方法、装置、设备和存储介质。包括：根据芯片逻辑设计功能模块所关联的各功能分块的逻辑综合结果，对功能模块进行设计处理获取各功能分块的外部约束；根据外部约束对各功能分块进行增量逻辑综合获取各功能分块对应的更新门级代码；根据更新门级代码对功能模块进行逻辑综合，获取功能模块完整的门级网表。在对功能模块进行逻辑综合时获取各功能分块的外部约束，并根据外部约束对各功能分块进行优化获取更新门级代码，由于更新门级代码参考了外部实际的约束，从而在基于更新门级代码对功能模块进行逻辑综合时，无需对功能模块进行多次迭代逻辑综合，就可以保证获取到高质量的门级网表。
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公开(公告)号：CN116340199B
公开(公告)日：2023-10-13
申请号：CN202310630265.9
申请日：2023-05-31
Applicant: 太初(无锡)电子科技有限公司
Abstract: 本发明公开了一种地址冲突处理系统、方法、电子设备及介质；所述系统包括依次连接的处理单元、力写回模块和存储器；所述力写回模块包括：回写地址计算模块：用于根据粒子盒子号和粒子位置号生成粒子的力写回地址；所述力写回地址为粒子在存储器中的地址；第一先入先出模块：用于先入先出缓冲，缓存回写地址计算模块生成的力写回地址；第二先入先出模块：用于先入先出缓冲，缓存处理单元输入的当前力；加法器：将当前力和从存储器中读出的初始力进行相加；控制模块：实现力写回模块控制功能；本发明用于对地址冲突处理，解决在存储器读写的情况下传统存储器原子操作连续读写效率慢的问题，避免因读写冲突导致数据异常的现象。
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公开(公告)号：CN116187236B
公开(公告)日：2023-07-07
申请号：CN202310467217.2
申请日：2023-04-27
Applicant: 太初(无锡)电子科技有限公司
IPC: G06F30/331 , G06F30/33
Abstract: 本发明公开了一种FPGA原型验证系统及方法，所述系统包括：主机和FPGA硬件板卡，所述FPGA硬件板卡上设有依次连接的XDMA模块、控制模块、PE模块、力累加模块、力写回模块、2选1模块和BRAM控制模块，所述力写回模块、2选1模块均连接有第一BRAM模块；本发明利用FPGA硬件板卡，提供稳定的验证系统环境，避免了多个系统重复开发。
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