-
公开(公告)号：CN113363212B
公开(公告)日：2025-01-14
申请号：CN202110157558.0
申请日：2021-02-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种形成集成电路的方法包括：将集成电路的第一单元布局设计放置在布局设计上；以及基于布局设计制造集成电路。放置第一单元布局设计包括：根据第一准则集合，将第一有源区域布局图案与第一单元边界相邻放置，将第二有源区域布局图案与第二单元边界相邻放置，以及将第一有源区域布局图案集合放置在第一和第二有源区域布局图案之间。第一准则集合包括选择具有第一驱动强度的第一类型的晶体管和具有第二驱动强度的第二类型的晶体管。在一些实施例中，第一有源区域布局图案、第二有源区域布局图案和第一有源区域布局图案集合沿第一方向延伸，并且处于第一布局层级上。本发明的实施例还涉及一种集成电路。
-
公开(公告)号：CN110729288A
公开(公告)日：2020-01-24
申请号：CN201910639634.4
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/11 , G11C5/02 , G11C11/412 , G11C11/417
Abstract: 本发明实施例提供一种静态随机存取存储器(SRAM)外围电路，包含设置在第一导电类型的第一阱区中的第一n型晶体管及第二n型晶体管，所述第一阱区占据行方向上等于静态随机存取存储器阵列的位单元间距的第一距离。所述静态随机存取存储器外围电路包含设置在第二导电类型的第二阱区中的第一p型晶体管及第二p型晶体管。所述第二阱区占据行方向上等于静态随机存取存储器阵列的位单元间距的第二距离。所述第二阱区设置成在行方向上邻近于第一阱区。
-
公开(公告)号：CN104282324A
公开(公告)日：2015-01-14
申请号：CN201410281766.1
申请日：2014-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/06
CPC classification number: G11C7/065 , G11C11/419 , H01L21/20 , H01L21/2003 , H01L21/28008 , H01L21/823431 , H01L21/823475 , H01L23/528 , H01L23/552 , H01L27/0207 , H01L27/0296 , H01L27/0886 , H01L27/0924 , H01L27/1104 , H01L29/0649
Abstract: 本发明提供了用于FinFET技术的感测放大器布局。感测放大器(SA)包括具有定义氧化(OD)区的半导体衬底、SA感测器件对、SA使能器件和用于携带感测放大器使能(SAE)信号的SAE信号线。该SA感测器件对具有与SA使能器件相等的多晶硅栅长度Lg，并且它们都共享相同的OD区。当激活时，SAE信号使SA使能器件导通以使SA感测器件对中的一个进行放电，以用于从感测放大器感测数据。
-
公开(公告)号：CN104716140A
公开(公告)日：2015-06-17
申请号：CN201410060158.8
申请日：2014-02-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
CPC classification number: H01L23/50 , H01L23/49811 , H01L23/49827 , H01L23/5226 , H01L23/528 , H01L23/53204 , H01L27/0203 , H01L27/11 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了在存储器MUX1布局中具有多层引脚的器件。一种集成电路（IC）存储器件，包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框。
-
公开(公告)号：CN110729288B
公开(公告)日：2022-01-04
申请号：CN201910639634.4
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/11 , G11C5/02 , G11C11/412 , G11C11/417
Abstract: 本发明实施例提供一种静态随机存取存储器(SRAM)外围电路，包含设置在第一导电类型的第一阱区中的第一n型晶体管及第二n型晶体管，所述第一阱区占据行方向上等于静态随机存取存储器阵列的位单元间距的第一距离。所述静态随机存取存储器外围电路包含设置在第二导电类型的第二阱区中的第一p型晶体管及第二p型晶体管。所述第二阱区占据行方向上等于静态随机存取存储器阵列的位单元间距的第二距离。所述第二阱区设置成在行方向上邻近于第一阱区。
-
Patent Agency Ranking
公开(公告)号：CN113130486A
公开(公告)日：2021-07-16
申请号：CN202010973182.6
申请日：2020-09-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092
Abstract: 本发明实施例涉及电源开关电路与其集成电路结构以及集成电路结构形成方法。一种集成电路装置包含：集成电路模块；第一场效应晶体管，其耦合于所述集成电路模块与第一参考电压之间且由第一控制信号控制；及第二场效应晶体管，其耦合于所述集成电路模块与所述第一参考电压之间；其中所述第二场效应晶体管是所述第一场效应晶体管的互补场效应晶体管，且所述第一场效应晶体管及所述第二场效应晶体管经配置以根据所述第一控制信号产生所述集成电路模块的第二参考电压。
-
公开(公告)号：CN104282324B
公开(公告)日：2017-05-10
申请号：CN201410281766.1
申请日：2014-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/06
CPC classification number: G11C7/065 , G11C11/419 , H01L21/20 , H01L21/2003 , H01L21/28008 , H01L21/823431 , H01L21/823475 , H01L23/528 , H01L23/552 , H01L27/0207 , H01L27/0296 , H01L27/0886 , H01L27/0924 , H01L27/1104 , H01L29/0649
Abstract: 本发明提供了用于FinFET技术的感测放大器布局。感测放大器(SA)包括具有定义氧化(OD)区的半导体衬底、SA感测器件对、SA使能器件和用于携带感测放大器使能(SAE)信号的SAE信号线。该SA感测器件对具有与SA使能器件相等的多晶硅栅长度Lg，并且它们都共享相同的OD区。当激活时，SAE信号使SA使能器件导通以使SA感测器件对中的一个进行放电，以用于从感测放大器感测数据。
-
-
公开(公告)号：CN113363212A
公开(公告)日：2021-09-07
申请号：CN202110157558.0
申请日：2021-02-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/02 , H01L27/092
Abstract: 一种形成集成电路的方法包括：将集成电路的第一单元布局设计放置在布局设计上；以及基于布局设计制造集成电路。放置第一单元布局设计包括：根据第一准则集合，将第一有源区域布局图案与第一单元边界相邻放置，将第二有源区域布局图案与第二单元边界相邻放置，以及将第一有源区域布局图案集合放置在第一和第二有源区域布局图案之间。第一准则集合包括选择具有第一驱动强度的第一类型的晶体管和具有第二驱动强度的第二类型的晶体管。在一些实施例中，第一有源区域布局图案、第二有源区域布局图案和第一有源区域布局图案集合沿第一方向延伸，并且处于第一布局层级上。本发明的实施例还涉及一种集成电路。
-
公开(公告)号：CN113129946A
公开(公告)日：2021-07-16
申请号：CN202011644631.9
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例公开了用于存储器器件的标头(header)电路包括多个背面电源轨，这些背面电源轨形成用于标头电路中的多个开关器件不同的电压源。标头电路包括至少一个第一导电类型的区域。在第一区域中的第一部分包括一个背面电源轨(BPR)形成提供第一电压的第一电压源。在相同的第一区域中的第二部分包括另一个BPR形成提供不同于第一电压的第二电压的第二电压源。根据本申请的其他实施例，还提供了存储器器件和电子器件。
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.043 seconds)
