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公开(公告)号：CN115512729A
公开(公告)日：2022-12-23
申请号：CN202210553594.3
申请日：2022-05-20
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件具有存储器阵列，存储器阵列包括用于储存权重数据的存储器部段、耦合到存储器部段并被配置为在存储器部段中保存要更新的新权重数据的权重缓冲器、逻辑电路和耦合到逻辑电路的输出的计算电路。逻辑电路还具有通过位线耦合到存储器部段的第一输入、以及被配置为接收输入数据的第二输入。逻辑电路被配置为在输出处生成中间数据，中间数据与输入数据和通过位线从存储器部段读取的权重数据相对应。计算电路被配置为基于中间数据生成输出数据，输出数据与对输入数据和从至少一个存储器部段读取的权重数据执行的计算相对应。本发明的实施例还公开了一种操作存储器器件的方法。
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公开(公告)号：CN115910151A
公开(公告)日：2023-04-04
申请号：CN202210834518.X
申请日：2022-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/4063 , G11C16/06 , G11C11/22 , G11C11/16
Abstract: 本申请实施例提供了一种存储器电路及其操作方法。存储器电路包括被配置为接收包括多个数据元素的信号的数据寄存器、耦接到数据寄存器的第一选择电路、计数器、耦接到计数器的第二选择电路以及耦接在计数器和第二选择电路之间的反相器。数据寄存器将每个数据元素的多个位输出到第一选择电路，计数器和反相器生成互补信号，其中序列数据元素具有在相反方向上步进的循环值，第二选择电路向第一选择电路交替输出每个互补信号作为选择信号，并且第一选择电路响应于选择信号以交替序列次序输出数据元素的多个位。
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公开(公告)号：CN115860074A
公开(公告)日：2023-03-28
申请号：CN202211027832.3
申请日：2022-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06N3/063 , G06N3/0464 , G06N3/08
Abstract: 本申请的实施例提供了集成电路以及操作存储器中计算器件的方法。集成电路包括第一逻辑门，被配置为接收第一输入信号和第二输入信号，并基于在当前周期中获得的第一输入信号的第一位和第二输入信号的第一位生成第一控制信号。集成电路包括第一备份储存组件，被配置为储存在先前周期中获得的第一输入信号的第二位和第二输入信号的第二位。该集成电路包括多个第一宏，每个第一宏被配置为基于第一控制信号选择性地计算第一输入信号的第一位和第二输入信号的第一位的第一乘法累加(MAC)值。
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公开(公告)号：CN119937980A
公开(公告)日：2025-05-06
申请号：CN202510010390.9
申请日：2025-01-03
Applicant: 台湾积体电路制造股份有限公司
Inventor： 彭晓晨 , 布莱恩·克雷夫顿 , 穆拉特·凯雷姆·阿卡尔瓦达尔 , 藤原英弘 , 森阳纪
Abstract: 一些实施例公开了存储器中计算器件及方法，该方法包括：对于各自具有对应的尾数和指数的多对第一和第二浮点数，向相应一个乘法电路提供多对第一和第二浮点数的子集的尾数，多对第一和第二浮点数的子集各自具有满足预定标准(例如该和小于预定阈值)的第一和第二浮点数的指数之和；使用每个乘法电路生成相应的第一和第二浮点数对的尾数的乘积；累加乘积尾数以生成乘积尾数部分和；将乘积尾数部分和与最大乘积指数组合以生成输出浮点数；对于剩余的每对第一和第二浮点数：不向相应的乘法电路提供尾数；禁用相应的乘法电路；或两者都有。经过训练的AI模型可用于确定阈值。对于不符合标准的数字对，可以通过控制信号禁用乘法和累加步骤的各种组件。
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公开(公告)号：CN118631242A
公开(公告)日：2024-09-10
申请号：CN202410580216.3
申请日：2024-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/173 , H03K19/20 , H03K19/0175
Abstract: 公开了一种集成电路器件和操作该集成电路器件的方法。在一个方面，一种器件包括接收第一输入数据的第一位和第二输入数据的多个第二位。处理电路基于第一输入数据的第一位和第二输入数据的多个第二位中的第一位生成输出数据的第一输出位。处理电路基于第一输入数据的第一位、多个第二位中的第一位和第二输入数据的多个第二位中的第二位来生成输出数据的第二输出位。
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Patent Agency Ranking
公开(公告)号：CN118377729A
公开(公告)日：2024-07-23
申请号：CN202410368093.7
申请日：2024-03-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F12/0806 , G06F13/16 , G06V10/94 , G06V10/82 , G06V10/44
Abstract: 用于数字存储器中计算(DCIM)中的灵活库寻址的方法。该方法包括提供库组，多个库组中的每个包括相应数量的存储器库，每个存储器库被配置为储存输入特征图数据的对应部分。该方法包括在第一时钟周期期间，从多个库组中的第一库组读取输入特征图数据的第一部分，并且从多个库组中的第二库组读取输入特征图数据的第二部分。该方法包括使用所读取的输入特征图数据的第一部分和所读取的输入特征图数据的第二部分执行第一乘法‑累加运算。该方法包括在第二时钟周期期间，从第一库组读取输入特征图数据的第三部分。该方法包括使用第二部分和第三部分执行第二乘法‑累加运算。本申请的实施例还提供了存储器系统的寻址方法、寻址电路以及存储器寻址系统。
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公开(公告)号：CN114613404A
公开(公告)日：2022-06-10
申请号：CN202210064974.0
申请日：2022-01-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/54 , G11C11/417 , G11C11/418 , G06N3/063 , G06F7/544
Abstract: 本公开总体涉及内存计算。一种内存计算(CIM)器件具有存储阵列，该存储阵列具有按行和列布置的多个存储单元。多个存储单元包括在存储阵列的第一行和第一列中的第一存储单元、以及在存储阵列的第一行和第二列中的第二存储单元。第一存储单元和第二存储单元被配置为存储各自的第一权重信号和第二权重信号。输入驱动器提供多个输入信号。第一逻辑电路耦合到第一存储单元以基于第一权重信号和来自输入驱动器的第一输入信号来提供第一输出信号。第二逻辑电路耦合到第二存储单元以基于第二权重信号和来自输入驱动器的第二输入信号来提供第二输出信号。
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公开(公告)号：CN113190071A
公开(公告)日：2021-07-30
申请号：CN202110126509.0
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F1/56
Abstract: 本发明公开了一种用于调节电源电压的集成电路。在一个方面，集成电路包括金属轨，金属轨，包括连接第一功能电路的第一点和连接第二功能电路的第二点。在一个方面，集成电路包括耦合在金属轨的第一点和金属轨的第二点之间的电压调节器。在一个方面，电压调节器感测金属轨的第二点处的电压，根据在金属轨的第二点处感测的电压，调节金属轨的第一点处的电源电压。本发明的实施例还涉及一种调节电源电压的方法。
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公开(公告)号：CN119152913A
公开(公告)日：2024-12-17
申请号：CN202411160867.3
申请日：2024-08-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了一种存储器中计算系统、存储器中计算电路以及该存储器中计算系统和电路的操作方法。在一个方面，一种器件包括计算电路、存储器阵列和控制器。控制器可以确定到计算电路的一个或多个输入数据位或者从存储器阵列提供的一个或多个存储器位都处于第一逻辑状态。响应于确定一个或多个输入数据位或一个或多个存储器位都处于第一逻辑状态，控制器可以生成控制信号以禁用计算电路的至少一个组件。
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公开(公告)号：CN118550500A
公开(公告)日：2024-08-27
申请号：CN202311542157.2
申请日：2023-11-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F7/544
Abstract: 一种执行最后移位乘法累加(MAC)处理的方法。处理电路可以将第一输入乘以第二输入的第一位以获得第一中间输出。处理电路可以将第三输入乘以第四输入的第一位以获得第二中间输出。处理电路可以对第一总和第二中间输出进行求和，以获得第一总和。处理电路可以将第一输入乘以第二输入的第二位以获得第三中间输出。处理电路可以将第三输入乘以第四输入的第二位以获得第四中间输出。处理电路可以对第三中间输出和第四中间输出进行求和以获得第二总和。处理电路可以通过累加第一总和及第二总和来生成输出。本申请的实施例涉及处理电路及其操作方法。
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