公开(公告)号：CN113571109B

公开(公告)日：2024-08-30

申请号：CN202110790436.5

申请日：2021-07-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 池育德 ,  藤原英弘 ,  史毅骏 ,  李伯浩 ,  陈炎辉 ,  李嘉富 ,  张琮永

IPC: G11C8/12

Abstract: 一种存储器电路包括选择电路、存储器单元的列和加法器树。选择电路被配置为接收输入数据元素，每个输入数据元素包括等于H的位数，并输出输入数据元素的H位中的所选择的第k位的集合。存储器单元的列的每个存储器单元包括被配置为存储第一权重数据元素的第一存储器单元和被配置为基于第一权重数据元素和所选集合的第k位生成第一乘积数据元素的第一乘法器第k位。加法器树被配置为基于第一乘积数据元素中的每个生成求和数据元素。本发明的实施例还涉及操作存储器电路的方法。

公开(公告)号：CN118159024A

公开(公告)日：2024-06-07

申请号：CN202410178575.6

申请日：2024-02-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 钟彥麟 ,  林高正 ,  詹伟闵 ,  陈炎辉

IPC: H10B20/25 ,  G11C11/412 ,  G11C11/418 ,  G11C11/419

Abstract: 一种双端口存储器单元，包括第一、第二、第三和第四通过门晶体管，以及第一和第二字线。第一通过门晶体管包括在第一层级上的第一栅极。第二通过门晶体管包括在低于第一层级的第二层级上的第二栅极。第三通过门晶体管包括在第一层级上的第三栅极。第四通过门晶体管包括在第二层级上的第四栅极。第一字线在衬底前侧上方的第一金属层上，并且耦合到对应于双端口存储器单元的第一端口的第一和第三通过门晶体管。第二字线在衬底的背侧下方的第二金属层上，并且耦合到对应于双端口存储器单元的第二端口的第二和第四通过门晶体管。本申请的实施例还公开了一种一种制造双端口存储器单元的方法。

公开(公告)号：CN113488087B

公开(公告)日：2024-02-27

申请号：CN202110266673.1

申请日：2021-03-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 粘逸昕 ,  赵威丞 ,  林志宇 ,  藤原英弘 ,  陈炎辉 ,  王茹毓

IPC: G11C5/06 ,  G11C5/02

Abstract: 一种存储器件，包括第一程序线和第二程序线。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第一部分形成在第一导电层中。第二程序线的第二部分形成在第二导电层中。第二程序线的第三部分形成在第二导电层上方的第三导电层中。第一程序线的第一部分和第二部分彼此大小不同，并且第二程序线的第一部分、第二部分和第三部分彼此大小不同。

公开(公告)号：CN110729007B

公开(公告)日：2022-08-16

申请号：CN201910639832.0

申请日：2019-07-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  戴承隽 ,  林志宇 ,  陈炎辉 ,  野口纮希

IPC: G11C11/413 ,  G11C11/412 ,  G11C11/419

Abstract: 静态随机存取存储器(SRAM)电路可以将存储器阵列中的列位线分组为位线的子集，并且为位线的每个子集提供y地址信号输入。额外地或可选地，存储器单元的阵列中的每行可操作地连接到多条字线。本发明的实施例还涉及SRAM电路的操作方法。

公开(公告)号：CN114695362A

公开(公告)日：2022-07-01

申请号：CN202110649226.4

申请日：2021-06-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林耕庆 ,  陆则宪 ,  张盟昇 ,  黄家恩 ,  杨荣平 ,  陈炎辉

IPC: H01L27/112

Abstract: 一种集成电路结构与集成电路只读记忆体结构的制造方法，集成电路只读记忆体结构包括第一只读记忆体晶体管与第二只读记忆体晶体管。第一只读记忆体晶体管具有第一栅极电极、第一源极与第一漏极。第二只读记忆体晶体管具有第二栅极电极、第二源极与第二漏极。漏极导线是位于第一漏极与第二漏极上，且是介于第一漏极与第二漏极之间。第一漏极、漏极导线与第二漏极是介于第一栅极电极与第二栅极电极之间。第一沟槽隔离结构用以电性隔离第一漏极与第一源极，第一源极位于第一栅极电极的下方。

公开(公告)号：CN107204202B

公开(公告)日：2021-10-08

申请号：CN201710160253.9

申请日：2017-03-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  廖宏仁 ,  潘显裕 ,  陈炎辉

IPC: G11C11/418 ,  G11C11/419

Abstract: 本揭示提供被布置成行和列的静态随机存取存储器SRAM单元的阵列。第一通信路径被放置在与所述阵列的边缘相距第一距离处且可经操作以控制对所述阵列的第一行的SRAM单元的存取以供写入操作。第二通信路径被放置在与所述阵列的所述边缘相距第二距离处且可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作。所述第二距离不同于所述第一距离。第一导电结构被放置在与所述阵列的所述边缘相距第三距离处且可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作。第二导电结构被放置在与所述阵列的所述边缘相距所述第三距离处且可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作。

公开(公告)号：CN110610733B

公开(公告)日：2021-08-03

申请号：CN201910517985.8

申请日：2019-06-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  林志宇 ,  赵威丞 ,  潘显裕 ,  陈炎辉

IPC: G11C11/412

Abstract: 可以提供存储器宏系统。存储器宏系统可以包括第一段、第二段、第一WL和第二WL。第一段可以包括多个第一存储单元。第二段可以包括多个第二存储单元。第一段可以定位在第二段上方。第一WL可以对应于第一段，并且第二WL可以对应于第二段。第一WL和第二WL可以被配置为在一个循环中被激活。本发明的实施例还涉及存储装置和形成存储装置的方法。

公开(公告)号：CN113178215A

公开(公告)日：2021-07-27

申请号：CN202110497165.4

申请日：2021-05-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  黄家恩 ,  陈炎辉 ,  蔡睿哲 ,  王奕

IPC: G11C7/12 ,  G11C8/08

Abstract: 提供了一种存储器件及其操作方法。该存储器件包括布置成由多个行和多个列构成的矩阵的多个存储器单元。矩阵的多个列中的第一列包括多个存储器单元的第一多个存储器单元、连接至第一多个位单元中的每个的第一对位线以及可通过多个开关连接至第一对位线的第二对位线。

公开(公告)号：CN113129963A

公开(公告)日：2021-07-16

申请号：CN202011609652.7

申请日：2020-12-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 粘逸昕 ,  藤原英弘 ,  林志宇 ,  陈炎辉

IPC: G11C11/419 ,  G11C7/12 ,  G11C7/10 ,  G11C5/14

Abstract: 提供了一种存储器器件。该存储器器件包括存储器单元和连接到存储器单元的位线。负电压生成器连接到位线。负电压生成器在使能时用于向位线提供第一写入路径。控制电路连接到负电压生成器和位线。当负电压生成器未被使能时，控制电路用于向位线提供第二写入路径。本发明的实施例还提供了一种操作存储器器件的方法。

公开(公告)号：CN107017018B

公开(公告)日：2020-10-16

申请号：CN201610906002.6

申请日：2016-10-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  潘显裕 ,  陈炎辉 ,  廖宏仁 ,  马合木提·斯楠吉尔

IPC: G11C11/412 ,  G11C11/417

Abstract: 在一些实施例中，本发明涉及静态随机存取存储器(SRAM)器件。SRAM器件包括多个SRAM单元，被布置为多行和多列，其中，相应的SRAM单元包括相应的互补数据存储节点对以存储相应数据状态。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第一对互补位线。第二对存取晶体管连接至该SRAM单元的该互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第二对互补位线。