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公开(公告)号：CN103681603A
公开(公告)日：2014-03-26
申请号：CN201210533653.7
申请日：2012-12-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/525 , H01L21/768
CPC classification number: H01L23/5256 , H01L23/522 , H01L27/101 , H01L2924/0002 , H01L2924/00
Abstract: 本文公开的方法和结构的实施例提供了形成和编程金属通孔熔丝的机制。金属通孔熔丝和编程晶体管形成一次性可编程(OTP)存储单元。金属通孔熔丝具有高阻抗并且可以以低编程电压进行编程，这扩展了编程窗口。
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公开(公告)号：CN110147564B
公开(公告)日：2022-11-01
申请号：CN201910112255.X
申请日：2019-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F115/06
Abstract: 生成IC布局图的方法包括使有源区与第一栅极区和第二栅极区相交以限定第一反熔丝结构和第二反熔丝结构的位置，利用第一导电区覆盖第一栅极区以限定第一导电区和第一栅极区之间的电连接的位置，以及利用第二导电区覆盖第二栅极区以限定第二导电区和第二栅极区之间的电连接的位置。第一导电区和第二导电区沿着与第一栅极区和第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使有源区与第一栅极区相交、使有源区与第二栅极区相交、覆盖第一栅极区或覆盖第二栅极区中的至少一个。本发明的实施例还提供了集成电路布局、器件和系统。
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公开(公告)号：CN110147564A
公开(公告)日：2019-08-20
申请号：CN201910112255.X
申请日：2019-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 生成IC布局图的方法包括使有源区与第一栅极区和第二栅极区相交以限定第一反熔丝结构和第二反熔丝结构的位置，利用第一导电区覆盖第一栅极区以限定第一导电区和第一栅极区之间的电连接的位置，以及利用第二导电区覆盖第二栅极区以限定第二导电区和第二栅极区之间的电连接的位置。第一导电区和第二导电区沿着与第一栅极区和第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使有源区与第一栅极区相交、使有源区与第二栅极区相交、覆盖第一栅极区或覆盖第二栅极区中的至少一个。本发明的实施例还提供了集成电路布局、器件和系统。
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公开(公告)号：CN119903884A
公开(公告)日：2025-04-29
申请号：CN202510004500.0
申请日：2025-01-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G06N3/063 , G06F30/392 , G06F30/394
Abstract: 本公开的实施例公开了一种存储器件，可以包括存储阵列、第一计算单元和第二计算单元。存储阵列可以包括多个存储单元，用于存储神经网络的权重。第一计算单元可以被配置为从多个存储单元接收存储的权重，并且根据存储的权重生成第一部分和。第二计算单元可以被配置为从多个存储单元接收所存储的权重和第一部分和，并且根据所存储的权重和第一部分和来生成第二部分和。第二计算单元可以顺序地连接至第一计算单元。本公开的实施例还公开了一种制造存储器件的方法。
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公开(公告)号：CN119811449A
公开(公告)日：2025-04-11
申请号：CN202411883306.6
申请日：2024-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
Abstract: 一种存储器电路，包括配置为存储储存数据组的存储器单元阵列、乘法累加(MAC)电路和输入输出(IO)电路。储存数据组是第一权重信号组或反相权重信号组中的一者。MAC电路被配置为响应于第二数据组和储存数据组来生成第一数据组。IO电路包括第一电路和第二电路。第一电路被配置为响应于至少使能信号组发送第一权重信号组；或响应于至少反相使能信号组生成反相权重信号组。第二电路被配置为响应于至少第一数据组和使能信号组而输出第一输出信号组。本申请的实施例还公开了操作存储器电路的方法。
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Patent Agency Ranking
公开(公告)号：CN115469825A
公开(公告)日：2022-12-13
申请号：CN202210829419.2
申请日：2022-06-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种包括跳过电路块的计算器件和系统以及方法，用于以按字输入和按位加权的方式对输入向量和权重向量的乘积执行部分和累加，以得到部分累加的乘积和。在每个权重位之后将部分累加的乘积和与阈值条件进行比较，当部分累加的乘积和满足阈值条件时，断言跳过指示符以指示跳过和累加的剩余计算。
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公开(公告)号：CN108615542B
公开(公告)日：2021-06-29
申请号：CN201710845487.7
申请日：2017-09-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种存储装置包括存储电路及熔丝保护电路。所述存储电路包括存储单元及编程线。所述存储单元包括熔丝。所述编程线被配置成接收用于对所述熔丝进行编程的编程电压。所述熔丝保护电路耦合至所述存储电路并被配置成防止对所述熔丝进行意外的编程。一种防止对存储装置的存储单元的熔丝进行意外的编程的方法亦被提供。
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公开(公告)号：CN119152913A
公开(公告)日：2024-12-17
申请号：CN202411160867.3
申请日：2024-08-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了一种存储器中计算系统、存储器中计算电路以及该存储器中计算系统和电路的操作方法。在一个方面，一种器件包括计算电路、存储器阵列和控制器。控制器可以确定到计算电路的一个或多个输入数据位或者从存储器阵列提供的一个或多个存储器位都处于第一逻辑状态。响应于确定一个或多个输入数据位或一个或多个存储器位都处于第一逻辑状态，控制器可以生成控制信号以禁用计算电路的至少一个组件。
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公开(公告)号：CN114927154A
公开(公告)日：2022-08-19
申请号：CN202210091577.2
申请日：2022-01-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器电路包括第一组非易失性存储器(NVM)器件、第一多个解码器、对应于第一多个解码器的第一多个高压(HV)驱动器以及第一多个HV电源开关。第一HV电源开关耦合到第一多个HV驱动器中的每个HV驱动器，并且每个解码器被配置为生成与第一组NVM器件的列对应的使能信号。每个HV驱动器被配置为响应于第一HV电源开关的电源信号和对应解码器的使能信号向第一组NVM器件的对应列输出HV激活信号。本发明的实施例还提供了一种执行编程操作的方法。
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公开(公告)号：CN108615542A
公开(公告)日：2018-10-02
申请号：CN201710845487.7
申请日：2017-09-19
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C17/18 , G11C7/24 , G11C17/16 , H01L27/0251
Abstract: 本发明实施例提供一种存储装置包括存储电路及熔丝保护电路。所述存储电路包括存储单元及编程线。所述存储单元包括熔丝。所述编程线被配置成接收用于对所述熔丝进行编程的编程电压。所述熔丝保护电路耦合至所述存储电路并被配置成防止对所述熔丝进行意外的编程。
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