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公开(公告)号：CN116992801A
公开(公告)日：2023-11-03
申请号：CN202211093426.7
申请日：2022-09-06
Applicant: 杭州电子科技大学 , 北京微电子技术研究所 , 北京卓芯半导体科技有限公司
IPC: G06F30/3308 , G06F119/04
Abstract: 本发明公开了一种考虑TDDB效应的电路评估方法。本发明包括如下步骤：1、首先进行电路仿真，得到该仿真时间段内电路的电压波形；然后根据该波形计算TDDB效应造成电路失效的时间，并将该失效时间转换为退化指标；2、判断步骤1中得到的退化指标是否小于1，若小于1则说明该电路的裕量过小，需重新设计；若大于等于1，说明该电路在TDDB效应的影响下仍可以在设计的裕量下正常工作，未超出预期。本发明基于电压实时波形计算TDDB效应引起的退化，将其转化为退化指标来评估电路性能，具有灵活性、高可靠性以及易于实现的优点，能够在电路超出预期失效时间前准确地给出提示信号，更好地评估TDDB效应对电路性能的影响，有利于在设计阶段加强电路的可靠性。
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公开(公告)号：CN119623389A
公开(公告)日：2025-03-14
申请号：CN202411705241.6
申请日：2024-11-26
Applicant: 北京卓芯半导体科技有限公司 , 北京微电子技术研究所
IPC: G06F30/367 , G06F119/02
Abstract: 本发明公开了一种针对芯片失效的后端分析方法。本发明包括：步骤1：当失效芯片上的某个器件通过SPICE仿真已经确定为芯片失效关键器件后，使用FIB或者SEM设备的纳米探针对该关键器件进行隔离或者在该关键器件的端点处添加一个新器件用于后续分析。步骤2、添加新器件后，对应的阈值电压或者别的性能和期望的一样，则直接测试连接新器件后的芯片，若芯片工作符合预期，则说明就是该器件造成的芯片失效，下一版生产中修正即可。本发明不仅在仿真中验证了预估原因，同时通过硬件测试验证了预估原因，再次生产后，芯片成功的几率为99％。节省了3个月和巨大的资金花费。
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公开(公告)号：CN119067037A
公开(公告)日：2024-12-03
申请号：CN202411293619.6
申请日：2024-09-14
Applicant: 北京卓芯半导体科技有限公司 , 北京微电子技术研究所
IPC: G06F30/367
Abstract: 本发明公开了一种电路中的电迁移检查方法。本发明步骤：1、提前准备EM rule文件；2、在仿真中，将选定电路中每个节点的电流值进行存储以备后用；通过每个节点处的电流值，知道相邻两个节点间的金属导线的电流值；3、在仿真后，读取程序获取准备的EM rule文件，从文件中读取金属连线和通孔相关信息，包括最大、最小和平均电流密度信息，电流密度和温度、宽度的关系，以及每个通孔的最大电流，然后获取节点的电流值；计算每层金属连线的EM效应允许的最小宽度和通孔的最小个数；4、在LVS自带的版图识别文件中，添加识别信息，去抽取金属连线的长度、宽度和通孔个数。本发明在设计版图的过程中便能够同时进行EM检查，大大的节省设计风险和时间。
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公开(公告)号：CN119067053A
公开(公告)日：2024-12-03
申请号：CN202411293616.2
申请日：2024-09-14
Applicant: 北京卓芯半导体科技有限公司 , 北京微电子技术研究所
IPC: G06F30/392 , G06F119/08 , G06F113/18
Abstract: 本发明公开了一种基于热分析的电路设计规则检查的方法。本发明将温度层和电路层放在一个版图中，便于直接进行关于热的DRC检查。本发明包括如下步骤：步骤1、确认热模拟工具的输入，得出热分布数据；步骤2、设计基于热分析的电路规则的，将温度、温度变化率、分差信息转化为温度层，将温度层和电路层一起保存在一个布局识别的文件，便于直接进行关于热的DRC检查。本发明不仅在布局阶段提出了一种对电路版图进行温度相关检查的方法，同时将该方法和传统的DRC流程融合在一起，设计人员能够迅速上手，同时也没有增加额外的检查流程。
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公开(公告)号：CN116976065A
公开(公告)日：2023-10-31
申请号：CN202211084330.4
申请日：2022-09-06
Applicant: 杭州电子科技大学 , 北京微电子技术研究所 , 北京卓芯半导体科技有限公司
IPC: G06F30/20 , G06F119/04 , G06F111/08
Abstract: 本发明公开了一种器件老化敏感点分析方法。本发明按照电路设计自带的模块层次依次对电路中的每个模块层次中的器件进行老化分析。即对电路中随机一个模块层次中的器件进行老化仿真时，其余模块层次中的器件重置为零，便于对当前模块层次中器件的老化分析。电路网仿真结束后，比较每个模块层次的电路网的老化性能衰退指标与老化性能衰退指标阈值的大小。如果当前模块层次的电路网的老化性能衰退指标大于老化性能衰退指标阈值，则对当前模块层次的电路网中下一层级的M个电路网表进行老化仿真，直到最低层级的器件为止。本发明能够大大降低电路可靠性敏感点分析的计算量，提升电路可靠性敏感点分析的效率、速度，并且不会影响敏感点分析的精度。
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Patent Agency Ranking
公开(公告)号：CN120017022A
公开(公告)日：2025-05-16
申请号：CN202411892767.X
申请日：2024-12-20
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种单粒子翻转检测和自恢复的触发器结构，包括延时滤波结构，二输入数据选择器，时钟控制的异或门，反相器，时钟控制的信号传输结构和锁存结构。延时滤波结构用于对时钟信号进行单粒子瞬态加固，并生成软错误检测结构的时钟信号。二输入数据选择器用于选择适当的输入信号输入到锁存结构中。时钟控制的异或门用于检测触发器的输出是否出现单粒子翻转。反相器电路用于反相时钟信号及数据信号，保障电路逻辑功能。时钟控制的信号传输结构用于控制信号在电路中的传播。锁存结构用于锁存数据。本发明设计的电路结构，针对单粒子翻转进行检测和数据恢复，可应用于系统级整体设计，易实现。
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公开(公告)号：CN114709197B
公开(公告)日：2025-03-18
申请号：CN202210232467.3
申请日：2022-03-09
Applicant: 西安电子科技大学 , 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明公开了一种抗辐照GaN/Ga2O3的Cascode级联增强型功率器件及其制作方法，GaN与Ga2O3器件级联的Cascode结构增强型功率器件从左到右包括低压增强型GaN HEMT器件和高压耗尽型Ga2O3FET器件，所述低压增强型GaN HEMT器件与所述高压耗尽型Ga2O3FET器件相连通。本发明采用上述结构的一种抗辐照GaN/Ga2O3的Cascode级联增强型功率器件及其制作方法，Ga2O3材料具有高击穿电压特性，同时GaN属于宽禁带材料，整体上增加了器件的可靠性，提高了器件在宇航辐照环境应用下的单粒子烧毁阈值电压，降低了宇航系统的重量和复杂程度。
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公开(公告)号：CN119150514A
公开(公告)日：2024-12-17
申请号：CN202411107267.0
申请日：2024-08-13
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F30/20 , G06F119/10
Abstract: 本发明涉及一种基于幂函数的电子背散射噪声建模标定方法，首先对地面模拟空间环境装置和待测材料进行简化建模，然后通过幂函数以平均分布随机数和等间隔的方式选取预标定点位，使用蒙特卡洛方法对预标定点位进行选定能量的吸收剂量仿真，最后通过比较筛选确定最优标定点，本发明方法可以减小由环境等因素造成的噪声干扰，对电路总剂量效应、材料屏蔽性能等对背散射敏感的指标评估具有一定帮助，提高可信度，本发明能在现场试验前明确试验装置的大致标定位置，可在较低试验成本的前提下取得理想试验结果。
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公开(公告)号：CN118862760A
公开(公告)日：2024-10-29
申请号：CN202410848707.1
申请日：2024-06-27
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F30/327 , G06F11/18
Abstract: 一种基于改进KL算法的选择性三模冗余方法，通过对电路节点的软错误敏感度进行分析，通过拓扑准则和改进KL算法将节点分为SEU敏感和SEU不敏感两类，并只对SEU敏感的节点插入三模冗余结构，基于改进KL算法的选择性三模冗余方法可以兼顾抗SEU能力和冗余后硬件开销两方面的考量，相较于全三模冗余方法占用资源多的缺点，选择性三模冗余可以节省大量的额外开销，同时又能达到电路抗单粒子可靠性要求。
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公开(公告)号：CN118763110A
公开(公告)日：2024-10-11
申请号：CN202410738115.4
申请日：2024-06-07
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H01L29/78 , H01L23/552 , H01L21/336
Abstract: 本发明提供一种抗单粒子栅穿的SiC MOSFET及制备方法，从下到上依次包括：漏极金属化层、N+衬底层、N‑漂移区、电流扩展区、P‑well区、第二N+源区、第二P‑base区、第一P‑base区、第一N+源区、栅氧、多晶硅栅、隔离氧、源极金属化层；所述第一N+源区、第二N+源区、P‑well区与源极金属化层接触；所述第二N+源区将沟槽栅氧的底部、两个拐角、一个侧壁包围；所述第二N+源区被P‑well区、第二P‑base区屏蔽，与电流扩展区、N‑漂移区隔离。本发明有效抑制了高能带电粒子辐射导致的栅氧强电场，极大提高了沟槽型SiC MOSFET的抗单粒子栅穿能力。
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