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公开(公告)号：CN110413562B
公开(公告)日：2021-09-14
申请号：CN201910563155.9
申请日：2019-06-26
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: G06F15/173
Abstract: 本发明涉及一种具有自适应功能的同步系统和方法，包括同步装置和处理器，所述同步装置包括控制模块、缓存模块、同步数据比较模块、接口模块和自适应传输模块，所述同步装置可应用于多处理器平台的安全计算机平台中。本发明能够实现数据交换，缓解了处理器运算资源的压力，降低了管理软件的复杂度，从而提高了处理器的运算速度，提升了安全计算机系统的性能。同时通过同步装置内部的自适应传输模块选择合适的传输路径，有效提高不同规模同步数据的传输效率和灵活性，提高传输服务质量和速度。
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公开(公告)号：CN110932752B
公开(公告)日：2021-07-23
申请号：CN201911039017.7
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种应答器有源模块时钟提取方法及装置，所述方法包括如下步骤：获取原始DBPL码，获取延迟DBPL码；将原始DBPL码与延迟DBPL码进行异或运算，形成DBPL码脉冲信号，提取上升沿和下降沿信息，形成边沿检测脉冲信号；对边沿检测脉冲信号分别进行不可重复触发的脉冲扩展和可重复触发的脉冲扩展，形成单稳态信号S_A和单稳态信号S_B；由单稳态信号S_A的下降沿触发，产生时钟信号CLK_A；由单稳态信号S_B的下降沿触发，产生时钟信号CLK_B；对时钟信号CLK_A和时钟信号CLK_B进行或运算，形成占空比为50％的均匀时钟信号CLK。本发明提高了应答器的稳定性和抗干扰能力。
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公开(公告)号：CN110413562A
公开(公告)日：2019-11-05
申请号：CN201910563155.9
申请日：2019-06-26
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: G06F15/173
Abstract: 本发明涉及一种具有自适应功能的同步系统和方法，包括同步装置和处理器，所述同步装置包括控制模块、缓存模块、同步数据比较模块、接口模块和自适应传输模块，所述同步装置可应用于多处理器平台的安全计算机平台中。本发明能够实现数据交换，缓解了处理器运算资源的压力，降低了管理软件的复杂度，从而提高了处理器的运算速度，提升了安全计算机系统的性能。同时通过同步装置内部的自适应传输模块选择合适的传输路径，有效提高不同规模同步数据的传输效率和灵活性，提高传输服务质量和速度。
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公开(公告)号：CN105292187A
公开(公告)日：2016-02-03
申请号：CN201510677406.8
申请日：2015-10-19
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本申请公开了一种应答器逻辑控制装置，包括分频模块、功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块，分频模块分别与功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块连接，功能选通模块分别与FSK通道模块、PSK通道模块和PSK解码调制模块连接，PSK通道模块和PSK解码调制模块连接。本发明中，FSK通道模块和PSK通道模块能够分别在分频模块的输入频率的驱动下，完成各自对应通道报文的数据处理，即本发明采用了功能独立和通道独立的设计原则，因此，可以有效避免了因电气特性紊乱而导致FSK通道报文和PSK通道报文发生串扰的情况，从而大大提高了应答器逻辑控制装置的可靠性。
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Patent Agency Ranking
公开(公告)号：CN110971341B
公开(公告)日：2022-09-09
申请号：CN201911039086.8
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: H04L1/00
Abstract: 本发明涉及一种DBPL码硬件解码方法及系统，所述解码方法包括：延时原始DBPL码获得延时DBPL码，异或运算输出DBPL码边沿脉冲信号，单稳态电路触发输出与DBPL码同频率方波，输出与DBPL码同步的解码数据；一种DBPL码硬件解码系统，所述解码系统包括：输入模块、施密特触发器、异或门、单稳态触发器和D触发器。本发明的DBPL码硬件解码方法及系统通过设置3个D触发器进行单稳态信号转化，产生与DBPL码同步的解码数据，无需外部时钟源，即可保证解码输出信号与DBPL码输入信号严格同步，提高了解码系统的可靠性。
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公开(公告)号：CN110971341A
公开(公告)日：2020-04-07
申请号：CN201911039086.8
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: H04L1/00
Abstract: 本发明涉及一种DBPL码硬件解码方法及系统，所述解码方法包括：延时原始DBPL码获得延时DBPL码，异或运算输出DBPL码边沿脉冲信号，单稳态电路触发输出与DBPL码同频率方波，输出与DBPL码同步的解码数据；一种DBPL码硬件解码系统，所述解码系统包括：输入模块、施密特触发器、异或门、单稳态触发器和D触发器。本发明的DBPL码硬件解码方法及系统通过设置3个D触发器进行单稳态信号转化，产生与DBPL码同步的解码数据，无需外部时钟源，即可保证解码输出信号与DBPL码输入信号严格同步，提高了解码系统的可靠性。
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公开(公告)号：CN110932752A
公开(公告)日：2020-03-27
申请号：CN201911039017.7
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种应答器有源模块时钟提取方法及装置，所述方法包括如下步骤：获取原始DBPL码，获取延迟DBPL码；将原始DBPL码与延迟DBPL码进行异或运算，形成DBPL码脉冲信号，提取上升沿和下降沿信息，形成边沿检测脉冲信号；对边沿检测脉冲信号分别进行不可重复触发的脉冲扩展和可重复触发的脉冲扩展，形成单稳态信号S_A和单稳态信号S_B；由单稳态信号S_A的下降沿触发，产生时钟信号CLK_A；由单稳态信号S_B的下降沿触发，产生时钟信号CLK_B；对时钟信号CLK_A和时钟信号CLK_B进行或运算，形成占空比为50％的均匀时钟信号CLK。本发明提高了应答器的稳定性和抗干扰能力。
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公开(公告)号：CN107248945A
公开(公告)日：2017-10-13
申请号：CN201710453341.8
申请日：2017-06-15
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: H04L12/40
CPC classification number: H04L12/40013 , H04L2012/40293
Abstract: 本申请公开一种MVB控制器，包括：主控单元、存储器接口单元、报文分析和中断逻辑单元、以及总线收发单元；主控单元用于控制MVB控制器与外部存储器之间的数据传输过程，控制其他单元的运行；存储器接口单元用于控制MVB控制器和CPU对外部存储器的访问鉴权；报文分析和中断逻辑单元用于检测报文结构，记录报文错误，处理报文错误，产生中断信号；总线收发单元设置有发送缓冲区和接收缓冲区。本申请公开的MVB控制器能够减少对外部存储器的访问冲突，在通信负载较高时能够降低数据丢失的概率，并且能够兼容不同通信介质的MVB。
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公开(公告)号：CN105292187B
公开(公告)日：2017-04-12
申请号：CN201510677406.8
申请日：2015-10-19
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本申请公开了一种应答器逻辑控制装置，包括分频模块、功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块，分频模块分别与功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块连接，功能选通模块分别与FSK通道模块、PSK通道模块和PSK解码调制模块连接，PSK通道模块和PSK解码调制模块连接。本发明中，FSK通道模块和PSK通道模块能够分别在分频模块的输入频率的驱动下，完成各自对应通道报文的数据处理，即本发明采用了功能独立和通道独立的设计原则，因此，可以有效避免了因电气特性紊乱而导致FSK通道报文和PSK通道报文发生串扰的情况，从而大大提高了应答器逻辑控制装置的可靠性。
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