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公开(公告)号：CN114036013A
公开(公告)日：2022-02-11
申请号：CN202111233476.6
申请日：2021-10-22
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种基于UVM的应答器芯片多模块同步验证平台和验证方法，考虑到了应答器芯片工作过程中多个模块之间的联动，将应答器芯片的写码模块、读码模块和有源模块同时例化为待测设计DUT进行仿真验证，更加符合应答器芯片各个模块之间的相互配合运行关系，可以做到对实际环境的更贴近的仿真。把三个模块当成一个整体进行验证，相比于单独模块进行验证，把部分外部接口变成内部接口信号，减少了需要施加接口激励的数量，同时模块间信号配合更加密切，需要一个模块对另一个模块的配合输出，调试的时候需要联合观察信号，体现了应答器三个模块的协调一致工作；能够同时验证多个应答器芯片中的功能模块，能够提高应答器芯片的验证效率。
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公开(公告)号：CN117240674B
公开(公告)日：2024-02-09
申请号：CN202311510132.4
申请日：2023-11-14
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明涉及列车通信技术领域，特别涉及一种FSK解调码元宽度调整方法及装置。对FSK解调后的码元进行采样；对每次采样的数据持续时间同时进行计时；在采样发现码元跳变时，根据当前持续时间进行分段判断是否需要扩宽以及扩宽方式，并延时后输出扩宽结果。本发明把小于1比特位宽的、形状不好的波形向理想码元形状进行整形。本发明扩宽偏窄信号，使得生成时钟时出现错误的概率降低，解决了现有技术中FSK码元信号的宽度抖动后引起信号错误的问题。
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公开(公告)号：CN116961867A
公开(公告)日：2023-10-27
申请号：CN202310756045.0
申请日：2023-06-25
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种解调码元时钟生成方法及系统，包括对待处理的解调码元进行电平采样；计算解调码元对应的每位电平的持续时间；在当前电平在码元周期内不发生变化时，将当前电平持续时间与持续时间阈值作比较；在当前电平持续时间大于持续时间阈值时，生成高电平时钟输出，否则生成低电平时钟输出；在当前电平在码元周期内发生变化时，根据所述当前电平之前的若干个电平的持续时间修正所述当前电平持续时间，并将修正后的当前电平持续时间与持续时间阈值作比较；在修正后的当前电平持续时间大于持续时间阈值时，生成高电平时钟输出，否则生成低电平时钟输出。本发明加入了时钟生成特殊情况的处理，大幅减少时钟个数与码元个数不匹配的概率。
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公开(公告)号：CN110932752B
公开(公告)日：2021-07-23
申请号：CN201911039017.7
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种应答器有源模块时钟提取方法及装置，所述方法包括如下步骤：获取原始DBPL码，获取延迟DBPL码；将原始DBPL码与延迟DBPL码进行异或运算，形成DBPL码脉冲信号，提取上升沿和下降沿信息，形成边沿检测脉冲信号；对边沿检测脉冲信号分别进行不可重复触发的脉冲扩展和可重复触发的脉冲扩展，形成单稳态信号S_A和单稳态信号S_B；由单稳态信号S_A的下降沿触发，产生时钟信号CLK_A；由单稳态信号S_B的下降沿触发，产生时钟信号CLK_B；对时钟信号CLK_A和时钟信号CLK_B进行或运算，形成占空比为50％的均匀时钟信号CLK。本发明提高了应答器的稳定性和抗干扰能力。
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公开(公告)号：CN118117561A
公开(公告)日：2024-05-31
申请号：CN202410235224.4
申请日：2024-03-01
Applicant: 北京全路通信信号研究设计院集团有限公司 , 中国铁路通信信号股份有限公司
Abstract: 本发明提出一种限压电路、无线能量接收器及电子设备，适用于集成电路设计技术领域。该电路包括：第一分压电路、第二分压电路组成了分压电阻负反馈网络，且第一分压电路中的第一可调电阻阵列和第二分压电路中的第二可调电阻阵列的电阻值均是可调的，可以将第一NMOS管的漏极电压箝位在期望值，进而将直流电源的电压平稳、可靠地箝位在该期望值与PMOS管的源栅电压之和，以提高限压电路的可靠性。
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Patent Agency Ranking
公开(公告)号：CN117572090A
公开(公告)日：2024-02-20
申请号：CN202410057412.2
申请日：2024-01-16
Applicant: 北京全路通信信号研究设计院集团有限公司 , 中国铁路通信信号股份有限公司
IPC: G01R27/26
Abstract: 本发明公开了一种电容传感器的信号检测电路、检测方法和检测设备，该信号检测电路包括：基准电容阵列；第一切换开关；第二切换开关；电压转换器，用于在第二阶段，采集待测电容的第一固定极板与中间极板之间的第一电容信号、以及第二固定极板与中间极板之间的第二电容信号；在第二阶段之后的第三阶段，对第一电容信号和第二电容信号进行放大后，分别输出第一放大信号和第二放大信号；初始化模块，用于在第一阶段，分别向电压转换器、第一节点和第二节点提供所述参考信号；采样保持电路，用于在第三阶段，控制第一放大信号和第二放大信号输出。本发明的技术方案增加了电容信号的检测范围，减小了有限增益误差和电路的功耗。
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公开(公告)号：CN117261966A
公开(公告)日：2023-12-22
申请号：CN202311496998.4
申请日：2023-11-10
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种转换信号模式的方法、装置、设备及存储介质。该方法包括：接收短距离传输总线ESD使能信号，并延长所述ESD使能信号的使能时间，得到中距离使能信号；在ESD使能信号失效后，将ESD报文信号先后置为第一预设信号和第二预设信号，得到中距离报文信号；接收EMD报文信号，利用上一EMD报文信号的第一结尾标识信号和当前EMD报文信号中的报文特征，确定当前EMD报文信号中的待消除信号，并通过消除所述待消除信号得到短距离报文信号。本发明实施例的技术方案，实现了ESD模式的信号与EMD模式的信号的双向转换。
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公开(公告)号：CN110971341B
公开(公告)日：2022-09-09
申请号：CN201911039086.8
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: H04L1/00
Abstract: 本发明涉及一种DBPL码硬件解码方法及系统，所述解码方法包括：延时原始DBPL码获得延时DBPL码，异或运算输出DBPL码边沿脉冲信号，单稳态电路触发输出与DBPL码同频率方波，输出与DBPL码同步的解码数据；一种DBPL码硬件解码系统，所述解码系统包括：输入模块、施密特触发器、异或门、单稳态触发器和D触发器。本发明的DBPL码硬件解码方法及系统通过设置3个D触发器进行单稳态信号转化，产生与DBPL码同步的解码数据，无需外部时钟源，即可保证解码输出信号与DBPL码输入信号严格同步，提高了解码系统的可靠性。
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公开(公告)号：CN110971341A
公开(公告)日：2020-04-07
申请号：CN201911039086.8
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
IPC: H04L1/00
Abstract: 本发明涉及一种DBPL码硬件解码方法及系统，所述解码方法包括：延时原始DBPL码获得延时DBPL码，异或运算输出DBPL码边沿脉冲信号，单稳态电路触发输出与DBPL码同频率方波，输出与DBPL码同步的解码数据；一种DBPL码硬件解码系统，所述解码系统包括：输入模块、施密特触发器、异或门、单稳态触发器和D触发器。本发明的DBPL码硬件解码方法及系统通过设置3个D触发器进行单稳态信号转化，产生与DBPL码同步的解码数据，无需外部时钟源，即可保证解码输出信号与DBPL码输入信号严格同步，提高了解码系统的可靠性。
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公开(公告)号：CN110932752A
公开(公告)日：2020-03-27
申请号：CN201911039017.7
申请日：2019-10-29
Applicant: 北京全路通信信号研究设计院集团有限公司
Abstract: 本发明公开了一种应答器有源模块时钟提取方法及装置，所述方法包括如下步骤：获取原始DBPL码，获取延迟DBPL码；将原始DBPL码与延迟DBPL码进行异或运算，形成DBPL码脉冲信号，提取上升沿和下降沿信息，形成边沿检测脉冲信号；对边沿检测脉冲信号分别进行不可重复触发的脉冲扩展和可重复触发的脉冲扩展，形成单稳态信号S_A和单稳态信号S_B；由单稳态信号S_A的下降沿触发，产生时钟信号CLK_A；由单稳态信号S_B的下降沿触发，产生时钟信号CLK_B；对时钟信号CLK_A和时钟信号CLK_B进行或运算，形成占空比为50％的均匀时钟信号CLK。本发明提高了应答器的稳定性和抗干扰能力。
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