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公开(公告)号：CN119709203A
公开(公告)日：2025-03-28
申请号：CN202411605471.5
申请日：2024-11-11
Applicant: 中国科学院微电子研究所
Abstract: 本申请公开了一种蚀刻液和半导体器件的制备方法，该蚀刻液用于刻蚀氮化硅，该蚀刻液包括磷酸溶液和有机溶剂，有机溶剂包括烯丙基三甲氧基硅烷有机溶剂和乙烯基三甲氧基硅烷有机溶剂中的一者。应用本申请提供的蚀刻液制备的半导体器件的良率和性能得到显著提升。
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公开(公告)号：CN119170571A
公开(公告)日：2024-12-20
申请号：CN202411296314.0
申请日：2024-09-14
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092 , H10B10/00 , H01L29/06
Abstract: 本申请提供一种互补场效应晶体管及其制造方法、一种静态随机存取存储器，方法包括：提供衬底，形成叠层结构。对叠层结构和部分厚度的衬底进行刻蚀形成鳍片结构，鳍片结构包括第一鳍片结构和第二鳍片结构。形成底部源极和底部漏极，形成顶部源极和顶部漏极。去除第一半导体层，第二半导体层之间形成多个待填充缝隙，在多个待填充缝隙填充栅极。在第一鳍片结构的栅极上形成第一存储电极，在第二鳍片结构的栅极上形成第二存储电极，第二存储电极和第一存储电极在垂直于衬底所在平面上的投影部分交叠。由此可见，本申请通过将第二存储电极和第一存储电极设置为投影交叠的结构，从而实现缩小布线空间，进而减小静态随机存取存储器的存储单元的面积。
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公开(公告)号：CN118888585A
公开(公告)日：2024-11-01
申请号：CN202410814335.0
申请日：2024-06-21
Applicant: 中国科学院微电子研究所
Abstract: 本申请公开了一种堆叠纳米片环绕栅极场效应晶体管及其制备方法。该堆叠纳米片环绕栅极场效应晶体管，包括：衬底；位于所述衬底上的第一源漏极和第二源漏极；栅极，位于所述衬底上，位于所述第一源漏极和所述第二源漏极之间，且与所述第一源漏极和所述第二源漏极之间均形成有一空气侧墙；多个硅材料纳米片层，互相间隔地设置于所述栅极中，每一所述硅材料纳米片层分别连接所述第一源漏极和所述第二源漏极，每一所述硅材料纳米片层平行于所述衬底的上表面。本申请实施例的堆叠纳米片环绕栅极场效应晶体管，结构简单，寄生电容较小，工作速率较高。
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公开(公告)号：CN115295416B
公开(公告)日：2024-10-01
申请号：CN202210809638.4
申请日：2022-07-11
Applicant: 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , B82Y40/00
Abstract: 本发明涉及一种抑制沟道漏电的堆叠纳米片CMOS GAA‑FET中的制备方法，通过在衬底上表面分别通过沉积掺杂薄膜，在PMOS与NMOS区域分别形成N型介质掺杂区和P型介质掺杂区；在后继CMOS GAA‑FET集成制造工艺中，通过P型和N型掺杂氧化物有选择性的进行GP扩散掺杂以抑制GAA‑FET中亚fin(sub‑fin)寄生沟道漏电的制造方法。该制造方法从而可以形成表面高浓度的余误差掺杂分布，并且抑制常规GP高能量离子注入所带来的表面损伤和颗粒沾污。
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公开(公告)号：CN113178491B
公开(公告)日：2024-07-16
申请号：CN202110232822.2
申请日：2021-03-03
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336
Abstract: 本发明涉及一种负电容场效应晶体管及其制备方法、一种半导体器件，负电容场效应晶体管包括：衬底；纳米片堆栈部，其设置在所述衬底上，形成多个导电沟道；纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述纳米片的宽度大于支撑结构的宽度；环绕式栅极，其环绕于纳米堆栈部周围；所述环绕式栅极包括铁电层。负电容场效应晶体管可以显著降低器件的亚阈值摆幅；同时多层堆叠的纳米片结构可以增加负电容场效应晶体管的工作电流和栅控性能；具由支撑结构的纳米片降低了多层栅介质在纳米片间的填充要求，并可以有效减小器件的漏电特性。
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Patent Agency Ranking
公开(公告)号：CN118136665A
公开(公告)日：2024-06-04
申请号：CN202311363144.9
申请日：2023-10-20
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种空气侧墙堆叠纳米片环栅器件及制备方法。一种空气侧墙堆叠纳米片环栅器件，其包括：衬底，所述衬底上设有第一介质层；所述第一介质层内设有空隙阵列，所述空隙阵列包括多个空隙单元，每个空隙单元在所述衬底上方呈鳍式；设置于所述空隙单元上方的纳米片堆栈部，其中，所述纳米片堆栈部包括多个纳米片形成的叠层，所述纳米片形成的叠层构成多个导电沟道；环绕式栅极，其环绕所述纳米片堆栈部；源漏区，位于所述纳米片堆栈部的相对的两侧，所述源漏区与环绕式栅极之间设置有空侧墙；所述空隙阵列内部和所述空侧墙内部填充有空气、还原性气体或者惰性气体中的至少一种。本发明实现了全空气侧墙隔离，大幅降低了器件的寄生电容，并且工艺稳定，结构可以精确控制。
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公开(公告)号：CN113178484B
公开(公告)日：2024-05-03
申请号：CN202110232823.7
申请日：2021-03-03
Applicant: 中国科学院微电子研究所
IPC: H01L29/74 , H01L29/749 , H01L21/332
Abstract: 本发明涉及一种薄电容耦合晶闸管及薄电容耦合晶闸管的制备方法，薄电容耦合晶闸管包括：衬底；衬底上包括依次连接的阳极区、n基区、p基区、阴极区；所述P基区为纳米片堆栈部，所述纳米堆栈部形成多个导电沟道，纳米片堆栈部包括；纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述纳米片的宽度大于支撑结构的宽度；环绕式栅极，其环绕于纳米堆栈部周围。薄电容耦合晶体管(TCCT)展现出了明显的开关特性，基于体硅的Fishbone FET设计可以结合TCCT的设计方法，将其设计成为一个电容耦合的晶闸管，这将显著提升器件的开关特性和亚阈值摆幅，同时也可以利用Fishbone FET优异的电流驱动特性提升器件的工作电流，并且体硅与衬底的连接也有利于器件散热问题的解决。
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公开(公告)号：CN113178489B
公开(公告)日：2024-04-02
申请号：CN202110232817.1
申请日：2021-03-03
Applicant: 中国科学院微电子研究所
Inventor： 张青竹 , 殷华湘 , 曹磊 , 张兆浩 , 田佳佳 , 顾杰 , 李俊杰 , 姚佳欣 , 李永亮 , 张永奎 , 吴振华 , 赵鸿滨 , 罗军 , 王文武 , 屠海令 , 叶甜春
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L29/10 , H01L21/336
Abstract: 本发明涉及一种Z2‑FET器件及其制备方法、一种半导体器件，Z2‑FET器件包括：SOI衬底；纳米片堆栈部，其设置在所述SOI衬底上，形成多个导电沟道；环绕式栅极，其环绕于纳米堆栈部周围；纳米片堆栈部包括；纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述第二半导体纳米片的宽度大于支撑结构的宽度；纳米片堆栈部两端设置有掺杂类型相反的源极和漏极；源极和环绕式栅极之间设置有非栅控区域。将Z2‑FET器件工作机制与新型Fishbone FET结构相结合，这一方面可以提升器件的栅控范围，同时在增加器件开关特性的同时也兼顾了工作电流的增加。
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公开(公告)号：CN116825844A
公开(公告)日：2023-09-29
申请号：CN202310142862.7
申请日：2023-02-14
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请提供一种半导体器件及其制备方法，在衬底表面的一侧外延生长超晶格叠层；刻蚀形成多个鳍片；在鳍片上沉积假栅；淀积并刻蚀形成栅极第三侧墙，刻蚀鳍片两端至衬底表面，在刻蚀后鳍片的两端形成内侧墙；对第二半导体层进行导电元素掺杂和激活退火；外延生长源漏极，源漏极的材料为掺杂导电元素的半导体材料；去除假栅，刻蚀第一半导体层，实现第二半导体层纳米片的沟道释放，纳米片形成的叠层构成为多个导电沟道；形成环绕式栅极，环绕于纳米片堆叠层周围。本申请通过对第二半导体层进行掺杂后，再外延源漏形成缓冲区结构，从而能抑制源漏与沟道交叠区域带带隧穿漏电，降低了寄生沟道的影响，有效抑制了器件漏电，减轻了器件电学性能的退化。
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公开(公告)号：CN115985940A
公开(公告)日：2023-04-18
申请号：CN202310084148.7
申请日：2023-01-16
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/423 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种半导体器件及其制造方法，在半导体器件的制备中，第一次各项异性刻蚀形成纳米片叠层鳍片；然后，通过鳍片侧淀积的第二侧墙保护沟道结构，并光刻形成光刻胶掩模图形保护半导体器件的源漏区，且利用图形化光刻方法精确定义纳米片叠层鳍片下方的局域介质隔离位置；接着在第二次各向异性刻蚀衬底至适当深度后，栅极区衬底鳍宽度小于源漏区衬底鳍宽度；然后，第三次各向同性刻蚀纳米片叠层衬底鳍下方形成局域隔离凹槽，且源漏区存在衬底鳍支撑结构保证结构的稳定性；通过在局域隔离凹槽中填充绝缘介质实现半导体器件底部局域介质隔离，从而抑制半导体器件底部寄生沟道漏电，以及部分源漏与衬底的PN结漏电，进一步优化器件的电学性能。
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