公开(公告)号：CN101794159B

公开(公告)日：2012-05-23

申请号：CN201010120181.3

申请日：2010-03-08

Applicant: 东南大学

Inventor： 吴建辉 ,  沈海峰 ,  张萌 ,  曲子华 ,  顾俊辉 ,  刘鹏飞 ,  顾丹红 ,  马潇 ,  赵炜 ,  时龙兴

IPC: G05F3/20

Abstract: 一种高电源电压抑制比的带隙基准电压源包括启动电路(1)，正负温度系数电流产生电路(2)，运放(3)及基准电压产生电路(4)；启动电路(1)，正负温度系数电流产生电路(2)，运放(3)及基准电压产生电路(4)的直流电输入端分别连接直流电源Vcc，启动电路(1)的输出端接正负温度系数电流产生电路(2)的第一输入端，正负温度系数电流产生电路(2)的第一输出端与运放(3)的第一输入端相连，正负温度系数电流产生电路(2)的第二输出端与运放(3)的第二输入端相连，正负温度系数电流产生电路(2)的第三输出端与基准电压产生电路(4)的第一输入端相连接，运放(3)的第一输出端接正负温度系数电流产生电路(2)的第二输入端。

公开(公告)号：CN101834587A

公开(公告)日：2010-09-15

申请号：CN201010164358.X

申请日：2010-05-06

Applicant: 东南大学

Inventor： 吴建辉 ,  顾俊辉 ,  顾丹红 ,  张萌 ,  沈海峰 ,  刘鹏飞 ,  马潇 ,  赵炜

IPC: H03K5/156

Abstract: 本发明公布了一种预充电逻辑数字时钟占空比校准电路，包括输入缓冲级BUF、周期延迟线HCDL、匹配延迟线MDL、RS触发器和电源控制模块PM。本发明占空比校准电路具有快速建立(1.5个时钟周期)、相对稳定、占空比校正误差无累计效应；相对于一些基于数字检测和调整方式的占空比校准电路，本发明采用一种差分预充电逻辑来构造基本延迟单元，使其具有更小的延迟时间，从而显著提高电路的工作频率上限和校准精度。本发明使用了全新结构的RS触发器，实现了对从置位端到输出端、以及从复位端到输出端路径延时的更精确的匹配，以及在各个工艺角条件下保持一致的特性。

公开(公告)号：CN101794159A

公开(公告)日：2010-08-04

申请号：CN201010120181.3

申请日：2010-03-08

Applicant: 东南大学

Inventor： 吴建辉 ,  沈海峰 ,  张萌 ,  曲子华 ,  顾俊辉 ,  刘鹏飞 ,  顾丹红 ,  马潇 ,  赵炜 ,  时龙兴

IPC: G05F3/20

Abstract: 一种高电源电压抑制比的带隙基准电压源包括启动电路(1)，正负温度系数电流产生电路(2)，运放(3)及基准电压产生电路(4)；启动电路(1)，正负温度系数电流产生电路(2)，运放(3)及基准电压产生电路(4)的直流电输入端分别连接直流电源Vcc，启动电路(1)的输出端接正负温度系数电流产生电路(2)的第一输入端，正负温度系数电流产生电路(2)的第一输出端与运放(3)的第一输入端相连，正负温度系数电流产生电路(2)的第二输出端与运放(3)的第二输入端相连，正负温度系数电流产生电路(2)的第三输出端与基准电压产生电路(4)的第一输入端相连接，运放(3)的第一输出端接正负温度系数电流产生电路(2)的第二输入端。

公开(公告)号：CN101567692B

公开(公告)日：2011-03-23

申请号：CN200910030063.0

申请日：2009-03-30

Applicant: 东南大学

Inventor： 吴建辉 ,  朱贾峰 ,  陈超 ,  李红 ,  曲子华 ,  汤黎明 ,  袁渊 ,  王声扬 ,  马潇

IPC: H03M1/06

Abstract: 并行的高速动态元件匹配方法主要是降低了动态元件匹配算法的建立时间和硬件的复杂度，尤其适合需要高线性度的高速DAC的应用。并行转换模块(21)的输入是一个多位的串行或并行的二进制序列(Bin)，经过并行转换模块(21)使得按每位的权重从高到低并行输出，即输出XnXn-1…X1，其中Xn为输入信号的最高位；并行转换模块(21)的二进制输出连到位译码单元(22)，根据二进制输入信号的位权重，对每一位分别进行译码，二进制输入的其中一位Xi被译码为2i-1个Xi，1≤i≤n；伪随机序列产生模块(24)提供开关阵列(23)的控制信号，位译码单元(22)的输出编码连接到由伪随机序列控制的开关阵列模块(23)，从而实现部分随机的选择输出编码，达到动态元件匹配。

公开(公告)号：CN101567692A

公开(公告)日：2009-10-28

申请号：CN200910030063.0

申请日：2009-03-30

Applicant: 东南大学

Inventor： 吴建辉 ,  朱贾峰 ,  陈超 ,  李红 ,  曲子华 ,  汤黎明 ,  袁渊 ,  王声扬 ,  马潇

IPC: H03M1/06

Abstract: 并行的高速动态元件匹配方法主要是降低了动态元件匹配算法的建立时间和硬件的复杂度，尤其适合需要高线性度的高速DAC的应用。并行转换模块(21)的输入是一个多位的串行或并行的二进制序列(Bin)，经过并行转换模块(21)使得按每位的权重从高到低并行输出，即输出XnXn－1…X1，其中Xn为输入信号的最高位；并行转换模块(21)的二进制输出连到位译码单元(22)，根据二进制输入信号的位权重，对每一位分别进行译码，二进制输入的其中一位Xi被译码为2i－1个Xi，1≤i≤n；伪随机序列产生模块(24)提供开关阵列(23)的控制信号，位译码单元(22)的输出编码连接到由伪随机序列控制的开关阵列模块(23)，从而实现部分随机的选择输出编码，达到动态元件匹配。