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公开(公告)号：CN107946307B
公开(公告)日：2023-12-12
申请号：CN201710597611.2
申请日：2017-07-20
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；穿透所述堆叠结构的开口中的半导体层；所述半导体层和所述堆叠结构之间的第一电介质层；以及所述堆叠结构中更靠近所述衬底而不是所述第一栅电极的下部图案，所述下部图案包括面对所述第一电介质层的第一表面以及面对所述堆叠结构的第二表面，所述第二表面与所述第一表面限定了锐角，其中所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第一表面的第二部分，所述第二部分的厚度大于所述第一部分的厚度。
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公开(公告)号：CN109216365B
公开(公告)日：2023-10-17
申请号：CN201810729739.4
申请日：2018-07-05
Applicant: 三星电子株式会社
IPC: H10B41/20
Abstract: 本公开提供一种半导体器件，其包括堆叠结构、通道孔、介电层、通道层、钝化层以及空气隙。堆叠结构包括交替地堆叠在彼此上的导电层图案与层间绝缘层图案。通道孔穿透所述堆叠结构。介电层设置在所述通道孔的侧壁上。通道层设置在所述介电层上及所述通道孔中。钝化层设置在所述通道层上及所述通道孔中。所述通道层夹置在所述钝化层与所述介电层之间。空气隙被所述钝化层环绕。所述空气隙的宽度大于所述钝化层的宽度。本公开的半导体器件可提高操作速度、耐用性并改善性能。
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公开(公告)号：CN109216369B
公开(公告)日：2023-10-13
申请号：CN201810711070.6
申请日：2018-07-02
Applicant: 三星电子株式会社
IPC: H10B43/30 , H10B43/40 , H10B43/27 , H01L23/488
Abstract: 一种半导体器件可以包括多个导电图案和绝缘图案。多个导电图案可以形成在衬底上。多个导电图案可以在与衬底的上表面垂直的竖直方向上彼此间隔开。多个导电图案中的每一个可以具有延伸部分和台阶部分。台阶部分可以设置在对应导电图案的边缘处。绝缘图案可以在竖直方向上形成在多个导电图案之间。多个导电图案中的每一个的台阶部分的下表面和上表面可以向上弯曲。
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公开(公告)号：CN107768446B
公开(公告)日：2021-05-04
申请号：CN201710722606.X
申请日：2017-08-22
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/06 , H01L29/10
Abstract: 一种半导体器件可以包括：交替堆叠在衬底上的栅电极和层间绝缘层、穿透栅电极和层间绝缘层的沟道层、在栅电极与沟道层之间的栅极电介质层、填充沟道层的内部的至少一部分的填充绝缘体、在沟道层与填充绝缘体之间并且包括高k材料和/或金属的电荷固定层、以及连接到沟道层并在填充绝缘体上的导电焊盘。导电焊盘可以与电荷固定层物理分离。
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公开(公告)号：CN112151552B
公开(公告)日：2025-05-09
申请号：CN202010545433.0
申请日：2020-06-15
Applicant: 三星电子株式会社
Abstract: 一种垂直半导体装置，可以包括堆叠结构、沟道结构和下部连接结构。堆叠结构可以包括交替重复堆叠的绝缘层和栅电极。堆叠结构可以与衬底的上表面间隔开。沟道结构可以包括电荷存储结构和沟道。沟道结构可以穿过堆叠结构。下部连接结构可以形成在衬底上。下部连接结构可以与沟道和衬底电连接。下部连接结构的侧壁可以包括突出部，该突出部设置在从衬底的上表面开始的所述侧壁在竖直方向上的中心部分处。该垂直半导体装置可以具有高可靠性。
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Patent Agency Ranking
公开(公告)号：CN112670293B
公开(公告)日：2025-01-14
申请号：CN202011024561.7
申请日：2020-09-25
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器装置及其制造方法。一种半导体存储器装置包括：堆叠结构，其包括交替地堆叠在衬底上的多个电极和多个介电层；竖直沟道结构，其穿透堆叠结构；以及导电焊盘，其位于竖直沟道结构上。竖直沟道结构包括半导体图案和在半导体图案与电极之间的竖直介电图案。半导体图案的上部包括包含卤素元素的杂质区。半导体图案的上部与导电焊盘相邻。
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公开(公告)号：CN110518014B
公开(公告)日：2024-08-13
申请号：CN201910417914.0
申请日：2019-05-20
Applicant: 三星电子株式会社
Abstract: 公开了一种三维半导体存储器器件及其制造方法。所述方法包括：在衬底上顺序地形成牺牲图案和源极导电层，在所述源极导电层上形成包括多个绝缘层和多个牺牲层的模具结构，形成穿透所述模具结构的多个垂直结构，形成穿透所述模具结构的沟槽，在所述沟槽的侧壁上形成牺牲隔离物，移除所述牺牲图案以形成水平凹陷区，移除所述牺牲隔离物，以及形成填充所述水平凹陷区的源极导电图案。
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公开(公告)号：CN107919362B
公开(公告)日：2023-05-02
申请号：CN201710863071.8
申请日：2017-09-21
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；下半导体图案，从衬底的顶部突出；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上并且接触下半导体图案，其中下半导体图案的上部包括具有曲面形外形的凹入区域，并且在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。
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公开(公告)号：CN112349727A
公开(公告)日：2021-02-09
申请号：CN202010418938.0
申请日：2020-05-18
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 公开了一种三维半导体存储器装置。所述装置可以包括：衬底上的第一源导电图案，其包括包含第一晶粒的多晶材料，衬底可以包括包含第二晶粒的多晶材料，第一晶粒的粒度小于第二晶粒的粒度；堆叠件，其包括多个栅电极，所述多个栅极堆叠在第一源导电图案上；以及竖直沟道部分，其穿透堆叠件和第一源导电图案，并且竖直沟道部分与第一源导电图案的侧表面接触。
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公开(公告)号：CN108735748A
公开(公告)日：2018-11-02
申请号：CN201810374094.7
申请日：2018-04-24
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/11551
Abstract: 一种三维半导体器件包括：顺序堆叠在基板上的栅电极；穿过栅电极并且连接到基板的沟道结构；绝缘间隙填充图案，提供在沟道结构内并且当在俯视图中看时被沟道结构围绕；以及导电图案，在绝缘间隙填充图案上。绝缘间隙填充图案的至少一部分被接收在导电图案中，并且导电图案的至少一部分插设在绝缘间隙填充图案的所述至少一部分和沟道结构之间。
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