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公开(公告)号：CN108231773B
公开(公告)日：2023-06-27
申请号：CN201711223457.9
申请日：2017-11-29
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种制造半导体器件的方法。单元区域和核心区域被限定在衬底中。设置在单元区域中的位线结构被提供。设置在核心区域中的栅极结构被提供，以及设置在栅极结构上的核心盖膜被提供。核心盖膜的高度大于位线结构的高度。第一接触膜在位线结构上被形成。第二接触膜在核心盖膜上被形成。掩模在第一接触膜上被形成。核心盖膜的上表面使用掩模被暴露。第一接触膜使用蚀刻工艺被蚀刻直到第一接触膜的高度变得小于位线结构的高度。在蚀刻工艺中，对于第一接触膜的蚀刻速率大于对于位线结构和核心盖膜的蚀刻速率。
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公开(公告)号：CN108206184B
公开(公告)日：2023-05-02
申请号：CN201711337133.8
申请日：2017-12-14
Applicant: 三星电子株式会社
IPC: H10B12/00 , H01L23/528
Abstract: 本发明构思涉及一种半导体存储器件。一种半导体器件包括包含有源区域的衬底。位线结构延伸跨过有源区域。着落垫设置在有源区域的端部上。第一间隔物设置在位线结构与着落垫之间。第二间隔物设置在第一间隔物与着落垫之间。空气间隔物设置在第一间隔物与第二间隔物之间。盖图案设置在着落垫的侧壁与位线结构的侧壁之间。盖图案限定空气间隔物的顶表面并包括金属性材料。
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公开(公告)号：CN109994473B
公开(公告)日：2021-06-25
申请号：CN201811514995.8
申请日：2018-12-12
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供了一种半导体器件及其制造方法。所述半导体器件包括衬底、字线、掺杂结、位线结构和埋式接触。所述衬底具有多个有源区。所述字线延伸跨越所述多个有源区。所述掺杂结具有杂质并且被布置在所述多个有源区，并且包括多个第一结和多个第二结，每个第一结被布置在所述多个有源区中的一个有源区的中心部，每个第二结被布置在所述多个有源区中的另一个有源区的端部，每个第二结中包括埋式半导体层。所述位线结构与所述多个第一结中的相应的第一结接触。所述埋式接触被布置成矩阵形状，每个埋式接触与所述多个第二结中的相应的一个第二结以及所包括的埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
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公开(公告)号：CN108206184A
公开(公告)日：2018-06-26
申请号：CN201711337133.8
申请日：2017-12-14
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/528
Abstract: 本发明构思涉及一种半导体存储器件。一种半导体器件包括包含有源区域的衬底。位线结构延伸跨过有源区域。着落垫设置在有源区域的端部上。第一间隔物设置在位线结构与着落垫之间。第二间隔物设置在第一间隔物与着落垫之间。空气间隔物设置在第一间隔物与第二间隔物之间。盖图案设置在着落垫的侧壁与位线结构的侧壁之间。盖图案限定空气间隔物的顶表面并包括金属性材料。
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公开(公告)号：CN111326512B
公开(公告)日：2025-02-14
申请号：CN201910757773.7
申请日：2019-08-16
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供一种集成电路(IC)装置，所述IC装置包括：线结构，包括形成在基底上的导线以及覆盖导线的绝缘盖图案；绝缘间隔件，覆盖线结构的侧壁；导电插塞，在第一水平方向上与导线分隔开，绝缘间隔件位于导电插塞与导线之间；导电接合垫，布置在导电插塞上，以与导电插塞竖直叠置；以及盖层，包括位于导电接合垫与绝缘盖图案之间的第一部分，其中，盖层的第一部分具有位于导电接合垫与绝缘盖图案之间的其中第一水平方向上的宽度随着距基底的距离的增大而逐渐增大的形状。
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Patent Agency Ranking
公开(公告)号：CN119277775A
公开(公告)日：2025-01-07
申请号：CN202410631012.8
申请日：2024-05-21
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置，包括：有源阵列，其中，多个有源图案被布置在衬底上；栅极结构，其在第一方向上延伸并与有源图案的中心部分交叉；位线结构，其接触有源图案的与栅极结构的第一侧壁相邻的第一部分，并在第二方向上延伸；以及电容器，其电连接到有源图案中的每一个有源图案的与栅极结构的第二侧壁相邻的第二部分。在平面图中，有源图案中的每一个有源图案的上端部分和有源图案中的每一个有源图案的下端部分被布置为在相对于第一方向倾斜的第三方向上间隔开。在第二方向上并排布置的有源图案形成有源列。
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公开(公告)号：CN109841595B
公开(公告)日：2023-09-12
申请号：CN201811432240.3
申请日：2018-11-28
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L21/768 , H01L21/762
Abstract: 提供了一种半导体存储器件和制造其的方法。该半导体存储器件可以包括：第一杂质掺杂区和第二杂质掺杂区，在半导体衬底中彼此间隔开；位线，电连接到第一杂质掺杂区并跨越半导体衬底；存储节点接触，电连接到第二杂质掺杂区；第一间隔物和第二间隔物，设置在位线与存储节点接触之间；以及气隙区，设置在第一间隔物与第二间隔物之间。第一间隔物可以覆盖位线的侧壁，第二间隔物可以与存储节点接触相邻。第一间隔物的顶端可以具有比第二间隔物的顶端的高度高的高度。
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公开(公告)号：CN101241727A
公开(公告)日：2008-08-13
申请号：CN200810005438.3
申请日：2008-02-04
Applicant: 三星电子株式会社
IPC: G11B9/10
CPC classification number: G11B5/7325 , B82Y10/00 , G11B5/743 , G11B9/02 , G11B9/08 , G11B9/1472
Abstract: 本发明公开了一种使用纳米晶粒子的信息存储介质、该信息存储介质的制造方法以及包含该信息存储介质的信息存储设备。该信息存储介质包括：导电层；第一绝缘层，形成于该导电层上；纳米晶层，形成于该第一绝缘层上并包括可以俘获电荷的导电纳米晶粒子；以及第二绝缘层，形成于该纳米晶层上。
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公开(公告)号：CN102956645A
公开(公告)日：2013-03-06
申请号：CN201210292295.5
申请日：2012-08-16
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/101 , H01L27/228 , H01L27/2436
Abstract: 本发明公开一种数据存储装置及其制造方法，该数据存储装置可包括：衬底；晶体管，位于衬底上，晶体管包括栅线结构；以及导电隔离图案，限定晶体管的有源区。每个导电隔离图案包括埋入衬底中的至少一部分，并且导电隔离图案彼此电性连接。
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公开(公告)号：CN111326512A
公开(公告)日：2020-06-23
申请号：CN201910757773.7
申请日：2019-08-16
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供一种集成电路(IC)装置，所述IC装置包括：线结构，包括形成在基底上的导线以及覆盖导线的绝缘盖图案；绝缘间隔件，覆盖线结构的侧壁；导电插塞，在第一水平方向上与导线分隔开，绝缘间隔件位于导电插塞与导线之间；导电接合垫，布置在导电插塞上，以与导电插塞竖直叠置；以及盖层，包括位于导电接合垫与绝缘盖图案之间的第一部分，其中，盖层的第一部分具有位于导电接合垫与绝缘盖图案之间的其中第一水平方向上的宽度随着距基底的距离的增大而逐渐增大的形状。
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