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公开(公告)号：CN111326512B
公开(公告)日：2025-02-14
申请号：CN201910757773.7
申请日：2019-08-16
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供一种集成电路(IC)装置，所述IC装置包括：线结构，包括形成在基底上的导线以及覆盖导线的绝缘盖图案；绝缘间隔件，覆盖线结构的侧壁；导电插塞，在第一水平方向上与导线分隔开，绝缘间隔件位于导电插塞与导线之间；导电接合垫，布置在导电插塞上，以与导电插塞竖直叠置；以及盖层，包括位于导电接合垫与绝缘盖图案之间的第一部分，其中，盖层的第一部分具有位于导电接合垫与绝缘盖图案之间的其中第一水平方向上的宽度随着距基底的距离的增大而逐渐增大的形状。
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公开(公告)号：CN109841595B
公开(公告)日：2023-09-12
申请号：CN201811432240.3
申请日：2018-11-28
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L21/768 , H01L21/762
Abstract: 提供了一种半导体存储器件和制造其的方法。该半导体存储器件可以包括：第一杂质掺杂区和第二杂质掺杂区，在半导体衬底中彼此间隔开；位线，电连接到第一杂质掺杂区并跨越半导体衬底；存储节点接触，电连接到第二杂质掺杂区；第一间隔物和第二间隔物，设置在位线与存储节点接触之间；以及气隙区，设置在第一间隔物与第二间隔物之间。第一间隔物可以覆盖位线的侧壁，第二间隔物可以与存储节点接触相邻。第一间隔物的顶端可以具有比第二间隔物的顶端的高度高的高度。
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公开(公告)号：CN109994473B
公开(公告)日：2021-06-25
申请号：CN201811514995.8
申请日：2018-12-12
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供了一种半导体器件及其制造方法。所述半导体器件包括衬底、字线、掺杂结、位线结构和埋式接触。所述衬底具有多个有源区。所述字线延伸跨越所述多个有源区。所述掺杂结具有杂质并且被布置在所述多个有源区，并且包括多个第一结和多个第二结，每个第一结被布置在所述多个有源区中的一个有源区的中心部，每个第二结被布置在所述多个有源区中的另一个有源区的端部，每个第二结中包括埋式半导体层。所述位线结构与所述多个第一结中的相应的第一结接触。所述埋式接触被布置成矩阵形状，每个埋式接触与所述多个第二结中的相应的一个第二结以及所包括的埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
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公开(公告)号：CN111223862A
公开(公告)日：2020-06-02
申请号：CN201910830939.3
申请日：2019-09-04
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 提供了半导体装置以及制造其的方法。半导体装置包括基底，基底包括在一方向上纵向延伸的多个有源区和使所述多个有源区彼此电隔离的隔离区。半导体装置包括延伸穿过所述多个有源区和隔离区的栅极沟槽。半导体装置包括在栅极沟槽中延伸的栅极结构。半导体装置包括在所述多个有源区中的每个中位于栅极沟槽和栅极结构之间的栅极介电层。栅极结构在所述多个有源区中的每个有源区中具有在所述方向上的第一宽度，并且在隔离区中具有在所述方向上的不同于第一宽度的第二宽度。
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公开(公告)号：CN109994474B
公开(公告)日：2024-07-09
申请号：CN201811601969.9
申请日：2018-12-26
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体器件，所述半导体器件包括：在衬底上的位线结构；间隔物结构，所述间隔物结构包括与所述位线结构的侧壁直接接触的第一间隔物、与所述第一间隔物的外侧壁的一部分直接接触的第二间隔物以及与所述第一间隔物的上部直接接触且覆盖所述第二间隔物的外侧壁和上表面的第三间隔物，所述第二间隔物包括空气；以及接触插塞结构，所述接触插塞结构在基本垂直于所述衬底的上表面的竖直方向上延伸，并且至少在所述第二间隔物的底表面的高度和顶表面的高度之间的高度处直接接触所述第三间隔物的外侧壁。
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Patent Agency Ranking
公开(公告)号：CN109994473A
公开(公告)日：2019-07-09
申请号：CN201811514995.8
申请日：2018-12-12
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供了一种半导体器件及其制造方法。所述半导体器件包括衬底、字线、掺杂结、位线结构和埋式接触。所述衬底具有多个有源区。所述字线延伸跨越所述多个有源区。所述掺杂结具有杂质并且被布置在所述多个有源区，并且包括多个第一结和多个第二结，每个第一结被布置在所述多个有源区中的一个有源区的中心部，每个第二结被布置在所述多个有源区中的另一个有源区的端部，每个第二结中包括埋式半导体层。所述位线结构与所述多个第一结中的相应的第一结接触。所述埋式接触被布置成矩阵形状，每个埋式接触与所述多个第二结中的相应的一个第二结以及所包括的埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
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公开(公告)号：CN111223862B
公开(公告)日：2024-12-24
申请号：CN201910830939.3
申请日：2019-09-04
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了半导体装置以及制造其的方法。半导体装置包括基底，基底包括在一方向上纵向延伸的多个有源区和使所述多个有源区彼此电隔离的隔离区。半导体装置包括延伸穿过所述多个有源区和隔离区的栅极沟槽。半导体装置包括在栅极沟槽中延伸的栅极结构。半导体装置包括在所述多个有源区中的每个中位于栅极沟槽和栅极结构之间的栅极介电层。栅极结构在所述多个有源区中的每个有源区中具有在所述方向上的第一宽度，并且在隔离区中具有在所述方向上的不同于第一宽度的第二宽度。
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公开(公告)号：CN111326512A
公开(公告)日：2020-06-23
申请号：CN201910757773.7
申请日：2019-08-16
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供一种集成电路(IC)装置，所述IC装置包括：线结构，包括形成在基底上的导线以及覆盖导线的绝缘盖图案；绝缘间隔件，覆盖线结构的侧壁；导电插塞，在第一水平方向上与导线分隔开，绝缘间隔件位于导电插塞与导线之间；导电接合垫，布置在导电插塞上，以与导电插塞竖直叠置；以及盖层，包括位于导电接合垫与绝缘盖图案之间的第一部分，其中，盖层的第一部分具有位于导电接合垫与绝缘盖图案之间的其中第一水平方向上的宽度随着距基底的距离的增大而逐渐增大的形状。
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公开(公告)号：CN109994474A
公开(公告)日：2019-07-09
申请号：CN201811601969.9
申请日：2018-12-26
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 提供了一种半导体器件，所述半导体器件包括：在衬底上的位线结构；间隔物结构，所述间隔物结构包括与所述位线结构的侧壁直接接触的第一间隔物、与所述第一间隔物的外侧壁的一部分直接接触的第二间隔物以及与所述第一间隔物的上部直接接触且覆盖所述第二间隔物的外侧壁和上表面的第三间隔物，所述第二间隔物包括空气；以及接触插塞结构，所述接触插塞结构在基本垂直于所述衬底的上表面的竖直方向上延伸，并且至少在所述第二间隔物的底表面的高度和顶表面的高度之间的高度处直接接触所述第三间隔物的外侧壁。
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公开(公告)号：CN109841595A
公开(公告)日：2019-06-04
申请号：CN201811432240.3
申请日：2018-11-28
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L21/768 , H01L21/762
Abstract: 提供了一种半导体存储器件和制造其的方法。该半导体存储器件可以包括：第一杂质掺杂区和第二杂质掺杂区，在半导体衬底中彼此间隔开；位线，电连接到第一杂质掺杂区并跨越半导体衬底；存储节点接触，电连接到第二杂质掺杂区；第一间隔物和第二间隔物，设置在位线与存储节点接触之间；以及气隙区，设置在第一间隔物与第二间隔物之间。第一间隔物可以覆盖位线的侧壁，第二间隔物可以与存储节点接触相邻。第一间隔物的顶端可以具有比第二间隔物的顶端的高度高的高度。
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