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公开(公告)号：CN116013378A
公开(公告)日：2023-04-25
申请号：CN202211294716.8
申请日：2022-10-21
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器件，该非易失性存储器件包括：存储单元阵列；第一电压生成器，该第一电压生成器被配置为为该存储单元阵列的每条字线生成字线操作电压；第二电压生成器，该第二电压生成器被配置为生成该存储单元阵列的位线操作电压；以及温度单元，该温度单元被配置为：根据该存储单元阵列的实时温度，从温度范围表中确定温度代码的温度范围，并且基于映射到所确定的温度范围的选择信号来调整该第一电压生成器或该第二电压生成器的供电电压。
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公开(公告)号：CN114360606A
公开(公告)日：2022-04-15
申请号：CN202111145948.2
申请日：2021-09-28
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括：第一存储区和第二存储区，第一存储区包括第一存储单元和第一模拟电路，第二存储区包括第二存储单元和第二模拟电路；控制逻辑电路，其确定模拟电路的开启/关闭状态，其中，处于开启状态的每个模拟电路将外部电源电压转换为用于每个存储单元的操作的内部工作电压；以及输入/输出电路，其选择用于使用内部工作电压执行数据输入/输出的输入/输出存储区，其中，第一存储单元和第二存储单元的数据输入/输出被顺序地执行，并且当第一存储单元的数据输入/输出被执行时，第一模拟电路和第二模拟电路的每一者中的至少一个一起被开启。
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公开(公告)号：CN103928052B
公开(公告)日：2019-08-20
申请号：CN201410018340.7
申请日：2014-01-15
Applicant: 三星电子株式会社
Abstract: 公开了一种存储系统及其操作方法。一种操作包括非易失性存储装置和控制所述非易失性存储装置的存储控制器的的方法包括：以包括多个扇区的页为单位从存储单元阵列读取数据；以页的扇区为单位对读取数据执行纠错解码；选择包括至少一个不可纠正的错误的至少一个目标扇区，并且选择至少一个通过扇区，其中，通过扇区的读取数据的所有错误通过纠错解码是可纠正的；在对连接到所述至少一个目标扇区的目标位线预充电的同时，禁止对连接到所述至少一个通过扇区的位线预充电；以及对所述至少一个目标扇区中的数据执行读取重试操作。
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公开(公告)号：CN109686391A
公开(公告)日：2019-04-26
申请号：CN201811132920.3
申请日：2018-09-27
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器装置的操作方法包含：从非易失性存储器装置的外部接收控制信号及数据信号；基于控制信号及数据信号产生调试信息；从非易失性存储器装置的外部接收调试信息请求；以及响应于调试信息请求输出调试信息。也提供一种非易失性存储器装置和一种非易失性存储器封装。
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Patent Agency Ranking
公开(公告)号：CN107102817A
公开(公告)日：2017-08-29
申请号：CN201710099063.0
申请日：2017-02-23
Applicant: 三星电子株式会社
IPC: G06F3/06
CPC classification number: G06F3/061 , G06F3/0655 , G06F3/0688 , G11C11/5628 , G11C11/5635 , G11C11/5642 , G11C16/08 , G11C16/3459 , G06F3/0607 , G06F3/0656 , G06F3/0658 , G06F3/0679
Abstract: 一种非易失性存储设备，包括非易失性存储单元阵列、页缓冲器电路、数据输入/输出电路和控制逻辑，其中N位存储在单个存储单元中(N是大于或等于2的整数)，页缓冲器电路电连接至非易失性存储单元阵列。页缓冲器电路包括被配置为临时存储数据的至少N个锁存器。连接至页缓冲器电路的数据输入/输出电路接收编程的输入数据，并将该输入数据提供至页缓冲器电路。控制逻辑控制页缓冲器电路并在从数据输入/输出电路接收编程单元的所有输入数据之前初始化目标锁存器的值。
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公开(公告)号：CN103928052A
公开(公告)日：2014-07-16
申请号：CN201410018340.7
申请日：2014-01-15
Applicant: 三星电子株式会社
Abstract: 公开了一种存储系统及其操作方法。一种操作包括非易失性存储装置和控制所述非易失性存储装置的存储控制器的方法包括：以包括多个扇区的页为单位从存储单元阵列读取数据；以页的扇区为单位对读取数据执行纠错解码；选择包括至少一个不可纠正的错误的至少一个目标扇区，并且选择至少一个通过扇区，其中，通过扇区的读取数据的所有错误通过纠错解码是可纠正的；在对连接到所述至少一个目标扇区的目标位线预充电的同时，禁止对连接到所述至少一个通过扇区的位线预充电；以及对所述至少一个目标扇区中的数据执行读取重试操作。
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公开(公告)号：CN110895950B
公开(公告)日：2025-02-18
申请号：CN201910841638.0
申请日：2019-09-06
Applicant: 三星电子株式会社
Inventor： 郑凤吉
Abstract: 本公开提供一种存储器芯片和一种存储装置。所述存储装置包括第一存储器芯片，第一存储器芯片包括：第一输入焊盘，其配置为接收第一输入信号；第一初始化电路，其配置为产生第一初始化信号；第一输入延迟电路，其配置为将所述第一输入信号延迟第一延迟时间以产生第一输出信号；第一输出焊盘，其配置为接收所述第一输出信号并输出所述第一输出信号；第一时钟延迟电路，其配置为将所述第一初始化信号延迟第二延迟时间以产生第一时钟信号；第二时钟延迟电路，其配置为将所述第一时钟信号延迟第三延迟时间以产生第二时钟信号；第一锁存器，其配置为基于所述第一时钟信号存储所述第一输入信号；以及第二锁存器，其配置为基于所述第二时钟信号存储所述第一输入信号。
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公开(公告)号：CN109559777B
公开(公告)日：2023-08-25
申请号：CN201810968801.5
申请日：2018-08-23
Applicant: 三星电子株式会社
Inventor： 郑凤吉
Abstract: 一种非易失性存储装置包括多个存储单元和页面缓冲器，所述页面缓冲器包括多个页面缓冲单元，每个页面缓冲单元通过多条位线中的一条位线连接到多个存储单元，并且被配置为基于多个存储单元的数据状态生成输出数据。所述多个页面缓冲单元中的第一页面缓冲单元包括第一锁存器至第四锁存器，第一锁存器至第三锁存器通过使感测节点的电压电平演变分别在第一时间点至第三时间点锁存第一读取数据至第三读取数据，第四锁存器基于第二读取数据和第三读取数据生成第四读取数据。第一页面缓冲单元被配置为根据是否可以对第一读取数据进行纠错，来选择性地将第四读取数据作为输出数据输出。
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公开(公告)号：CN116110461A
公开(公告)日：2023-05-12
申请号：CN202211252889.3
申请日：2022-10-13
Applicant: 三星电子株式会社
Abstract: 提供了一种检测缺陷的存储器件及其操作方法。该存储器件包括：存储器单元区，包括存储数据的存储器单元阵列；以及外围电路区，包括被配置为控制存储器单元阵列的操作的控制逻辑，其中外围电路区还包括缺陷检测电路，缺陷检测电路被配置为：通过从多个输入信号中选择第一输入信号并且基于时钟信号对第一输入信号的至少一个时间间隔进行计数来生成计数结果值，以及通过将期望值与计数结果值进行比较来检测第一输入信号的缺陷，该至少一个时间间隔是其中保持逻辑低或逻辑高的时间长度。
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