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公开(公告)号：CN116386687B
公开(公告)日：2024-03-19
申请号：CN202310364014.0
申请日：2023-04-07
Applicant: 北京大学
Abstract: 本发明提供了一种平衡电压降影响的存储器阵列，包括一个m行的存储器阵列，分为a个“子块”，每个“子块”内有#imgabs0#行的存储单元；编号为{1，3，5，…，a‑1}的子块定义为“奇数子块”，编号为{2，4，6，…，a}的子块定义为“偶数子块”；“奇数子块”中的存储单元从上到下编号为1、2、3、…、#imgabs1#“偶数子块”中的存储单元从上到下编号为#imgabs2#…、3、2、1；选取所有“奇数子块”和“偶数子块”中编号相同的存储单元组成存储器阵列的子阵列，依次开启子阵列进行计算，每个“子阵列”中所有行器件连到底部模数转换器的总电阻和相等；有效平衡存储器阵列每次计算中的电压降影响，降低存储器阵列向量矩阵乘法计算的偏差。
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公开(公告)号：CN117521163A
公开(公告)日：2024-02-06
申请号：CN202311453923.8
申请日：2023-11-03
Applicant: 北京大学
Abstract: 本发明公开一种基于互补阻变忆阻器的物理不可克隆函数的实现方法，属于半导体和CMOS混合集成电路技术领域。由于处于高阻态的互补阻变忆阻器有两种不同的状态，且不同状态下的高阻器件对外界激励的响应不同，一种高阻态只可以施加正向电压操作，另一种高阻态只可以施加负向电压操作，基于互补阻变忆阻器构建物理不可克隆函数时的高阻器件都处于相同的状态，可以根据器件所处的状态使用正向脉冲电压或负向脉冲电压实现对物理不可克隆函数进行重构、隐藏或者恢复。因此，基于互补阻变忆阻器构建的物理不可克隆函数具有更高的安全性，有望广泛应用于高安全性的硬件安全保护系统中。
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公开(公告)号：CN117520261A
公开(公告)日：2024-02-06
申请号：CN202311579814.0
申请日：2023-11-24
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G06F15/78
Abstract: 本发明公开了一种高能效存内计算电路，属于新型存内计算技术和集成电路架构设计领域。该存内计算电路包括2R阻变存储器存算阵列、行译码器与驱动电路、单斜型模数转换器电路以及移位加法器电路，在存内计算方面，差分权重的2R阵列结构使得矩阵‑向量乘法运算能够在电压域完成，即电压输入‑电压输出方案，避免了在阵列的BL上形成累加大电流,使得线电阻对计算结果的影响减弱，提高了输出精度；不需要引入电流运放，因此具备较低的输出电路复杂度；其输出电压在充分分压之后稳定输出，对外围电路设计的要求也更宽泛，可以采用较小尺寸的晶体管设计，极大程度降低外围电路带来的额外功率面积开销。
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公开(公告)号：CN116997187A
公开(公告)日：2023-11-03
申请号：CN202310735553.0
申请日：2023-06-20
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本发明提供一种CMOS半导体存储阵列，包括呈矩阵阵列分布的存储单元，存储单元包括存储器以及串联连接的一个P沟道场效应晶体管和一个N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接；存储器的一端与P沟道场效应晶体管的漏极连接。利用上述发明能够提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
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Patent Agency Ranking
公开(公告)号：CN116798478A
公开(公告)日：2023-09-22
申请号：CN202310561689.4
申请日：2023-05-18
Applicant: 北京大学
IPC: G11C15/04
Abstract: 本发明提供一种三态内容寻址存储器，包括氧化物半导体阵列、与氧化物半导体阵列连接的外围写字线驱动电路、TCAM输入、预充电与比较电路，以及逻辑电路；其中，写字线驱动电路用于驱动氧化物半导体阵列的写字线；TCAM输入用于输入待查询数据；预充电与比较电路用于对与待查询数据相对应的读字线进行预充，并将读字线电压与预设的参考电压进行比较，输出比较结果；逻辑电路用于根据比较结果确定与待查询数据相对应的存储地址。利用上述发明能够提高三态内容寻址存储器执行搜索的能效与并行度。
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公开(公告)号：CN116719505A
公开(公告)日：2023-09-08
申请号：CN202310477985.6
申请日：2023-04-28
Applicant: 北京大学
Abstract: 本发明提供一种随机矩阵向量乘加运算系统及其运算方法，其中的运算系统包括输入比特流生成单元、权重比特流生成单元以及存储器阵列，输入比特流生成单元用于根据预设输入向量生成相应的输入随机比特流的脉冲序列，权重比特流生成单元用于根据预设权重矩阵生成相应的权重随机比特流的脉冲序列；输入随机比特流的脉冲序列和权重随机比特流的脉冲序列分别施加在存储器阵列的字线和位线；存储器阵列的各存储器件处的输入随机比特流与权重随机比特流的乘加结果存于对应的存储器件的电导值中。本发明提供的随机矩阵向量乘加运算系统及其运算方法能够解决随机计算中传统的乘加计算单元运算速度慢、并行程度低且硬件开销大的问题。
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公开(公告)号：CN116719504A
公开(公告)日：2023-09-08
申请号：CN202310477982.2
申请日：2023-04-28
Applicant: 北京大学
Abstract: 本发明提供一种存内矩阵向量乘加运算系统及其运算方法，其中的运算系统包括半导体器件阵列、输入脉冲产生单元以及输出提取单元；半导体器件阵列中的各列半导体器件的阻变模式由预设权重值确定；输入脉冲产生单元用于根据预设输入向量中的各输入值产生不同幅值或脉宽的输入脉冲，并将各输入脉冲依次并行写入半导体器件阵列中的对应列的半导体器件中；输出提取单元用于依次提取半导体器件阵列的各列的输出比特流加和，以得到输出向量的各输出值。本发明能够解决随机计算中传统的乘加计算单元运算速度慢，而使用共享FSM和计数器实现并行MAC硬件又存在硬件开销大，导致电路功耗、延迟增大的问题。
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公开(公告)号：CN116486857A
公开(公告)日：2023-07-25
申请号：CN202310555036.5
申请日：2023-05-17
Applicant: 北京大学
Abstract: 本发明提供了一种基于电荷再分配的存内计算电路，属于半导体(Semiconductor)和CMOS超大规模集成电路(ULSI)中的非挥发性存储器(Non‑volatile Memory)与存内计算(Compute‑In‑Memory)技术领域。本发明基于电荷再分配的存内计算电路，利用电荷再分配实现向量矩阵乘法计算，整个计算过程中只有电荷转移过程且没有直流电流，极大降低计算功耗；本发明中的多功能输出单元及外围电路，同时具备钳位求和、正负列求差、模拟移位相加与模数转换功能，相比分别独立实现以上模块，降低了系统面积开销。
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公开(公告)号：CN116208180A
公开(公告)日：2023-06-02
申请号：CN202310192640.6
申请日：2023-02-24
Applicant: 北京大学
Abstract: 本发明提供了一种BCH码高效并行编解码方法，属于存储器和纠错编码领域中的BCH编解码电路实现技术领域。本发明与以往查表法不同的是，对于n位编码字长度、k位数据位、t位纠错能力的(n，k，t)BCH码，本发明只需要存储k个n‑k位校验矩阵列向量的值，通过这k个n‑k位校验矩阵列向量与S伴随式值进行t轮按位异或，由按位异或值得出接收码字所对应的差错图样，并加以纠正。本发明属于硬件层面的编码和译码实现，可在一拍内完成，减少迭代算法带来的多拍译码延时，实现了BCH编译码的并行化，同时简化了编译码过程，实现资源占用的减少。
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