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公开(公告)号：CN108153709A
公开(公告)日：2018-06-12
申请号：CN201711318469.X
申请日：2017-12-12
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
Abstract: 本发明属于任意点数FFT计算的可重构实现技术领域，尤其涉及一种任意点数FFT的可重构计算结构的调度方法，其采用的任意点数FFT的可重构计算结构由处理单元、接口控制器及调度模块、存储模块构成，包括：将处理单元互连，并与接口控制器构成一个可重构处理阵列；调度模块设计调度机制，生成配置信息并下发至可重构处理阵列；构建满足当前点数FFT计算的计算结构；基于构建的计算结构，根据调度机制为处理单元分发计算数据，进行FFT计算；将FFT计算的结果通过接口控制器返回至存储模块。本发明以固定处理单元可重构的方式，实现任意点数FFT计算，提高FFT计算的灵活性。
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公开(公告)号：CN118779172A
公开(公告)日：2024-10-15
申请号：CN202410759961.4
申请日：2024-06-13
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F11/26 , G06F11/263
Abstract: 本发明涉及芯片测试技术领域，特别涉及一种基于FC协议时序级建模的芯片功能测试优化方法及系统，构建FC端口状态机模型和FC信用量管理模型，并将FC端口状态机模型和FC信用量管理模型作为探针插入待测DUT中，所述FC端口状态机模型用于通过动态仿真来检查被测DUT端口状态机行为是否正确，所述FC信用量管理模型用于通过动态仿真来检查被测DUT信用量管理行为是否正确；在验证仿真平台，建立验证IP与待测DUT的连接关系，利用验证IP提供的测试序列对被测DUT物理层和链路层协议数据正确性进行测试，并在测试中触发探针来实时监测被测DUT传输层端口状态机和信用量管理行为。本发明通过断言建模来对被测设计内部部件行为进行检测，以在时序级的粒度上对被测DUT协议行为数据进行校验，提高目标芯片测试的准确性和质量。
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公开(公告)号：CN118779170A
公开(公告)日：2024-10-15
申请号：CN202410999110.7
申请日：2024-07-24
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F11/22
Abstract: 本发明涉及计算机扩展总线验证技术领域，特别涉及一种基于UVM与FPGA验证平台的PCIe通道相位偏移验证方法及系统，基于UVM搭建测试环境，在测试环境建立验证IP与被测设计之间的连接关系，并利用测试用例对被测设计PCIe通道间相位偏移量进行测试验证，以锁定PCIe通道的相位偏移量及相位偏移量容纳范围；基于FPGA可编程逻辑资源搭建硬件测试环境，在硬件测试环境中建立FPGA测试板卡与测试仪之间的对接关系，并利用测试仪测试并获取FPGA测试板卡对接建链现象，抓取物理层接收端信号，以分析物理层对被测设计的容错调节范围。本发明结合UVM与FPGA将通道差别容许测试纳入PCIe全系统的验证过程中，并与硬件配合测试，能够确保PCIe接收端数据传输的可靠性。
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公开(公告)号：CN118747492A
公开(公告)日：2024-10-08
申请号：CN202410845011.3
申请日：2024-06-27
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/398 , G06F30/31 , G06F111/20
Abstract: 本发明公开一种系统级验证仿真加速的方法和装置，该方法包括：在首次构造完测试激励后，保存所有信号信息，在新用例的仿真零时刻直接配置已保存的所有信号值，从而跳过初始化阶段直接开启激励测试，在仿真结束后通过比对寄存器模块信号值来判断是否符合预期。本发明可以加速系统级仿真，节省协议建链和寄存器配置的仿真时间，节省用例结束前的寄存器读取比对所花费的仿真时间，在芯片前端验证阶段使用本发明可以缩短全系统验证50％的时间，在首次构造完测试激励后，保存所有信号信息，在后续的用例编写及测试过程中，可以大大减少人员投入，增加项目收益。
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公开(公告)号：CN118657096A
公开(公告)日：2024-09-17
申请号：CN202410811416.5
申请日：2024-06-21
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/33 , G06F30/337 , G06F13/42
Abstract: 本发明涉及SerDes初始化技术领域，尤其涉及一种多协议SerDes初始化控制系统及方法，首先释放PLL的复位产生多协议SerDes模块工作所需的312.5MHz参考时钟和eCPU工作所需的400MHz工作时钟；然后释放QSPI和AHB总线的复位，打开配置通路；此时eCPU工作时钟和SerDes配置通路就位，接着释放eCPU复位，eCPU调用QSPI从片外FLASH存储器中读出firmware，再通过QSPI转AHB接口转换模块，将firmware写入SerDes的RAM中；当firmware加载完成之后释放SerDes的MCU复位，MCU根据firmware配置对SerDes进行初始化配置并控制SerDes内部复位的触发和释放，完成SerDes初始化。本发明通过firmware对多协议SerDes进行初始化配置，可有效简化多协议SerDes初始化流程，降低全芯片初始化控制的设计难度。
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Patent Agency Ranking
公开(公告)号：CN118568023A
公开(公告)日：2024-08-30
申请号：CN202410778305.9
申请日：2024-06-17
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种基于不同时钟域下Round‑Robin调度的自动化UVM验证方法及平台。该方法包括：收集并行的M个接口的访问数据并记录访问时间，每个访问数据中均携带有需要访问的链路信息；不同的链路工作在不同的时钟域；将收集到的所有访问数据发送至参考模型进行格式转换，并分别放入对应链路下对应接口的访问队列；分别独立监测DUT中N个时钟域的仲裁请求；针对每个时钟域，若监测到仲裁请求，则触发时钟域的UVM验证事件，包括：确定时钟域下的链路所接入的接口数量m，执行RR调度，若当前询问接口发出了仲裁请求，则将接口的访问数据从访问队列中取出并打包发送至计分板以进行比对；反之，则继续询问下一个接口直至轮询完成所有m个接口。
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公开(公告)号：CN117424841A
公开(公告)日：2024-01-19
申请号：CN202311252008.2
申请日：2023-09-26
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L43/50 , H04L49/109 , G06F13/42 , G06F13/40
Abstract: 本发明提供提供一种基于端口关断操作的高速网络交换芯片验证装置及方法。该装置设置在EDA验证平台中，包括宏定义开关、核心交换接口数据总线控制模块和高速串行接口输入数据控制模块；宏定义开关，与交换芯片中的bank一一对应，用于使能bank的电路逻辑处于活跃状态或非活跃状态；核心交换接口数据总线控制模块，与宏定义开关一一对应，用于在使能宏定义开关时，将宏定义开关对应的bank中的所有核心交换接口数据总线上的输入输出数据强制指定为数据0；高速串行接口输入数据控制模块，与宏定义开关一一对应，用于使能宏定义开关时，将宏定义开关对应的bank中的所有高速串行接口的输入差分对强制指定为数据0和1。本发明简单易操作，可以缩短验证周期。
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公开(公告)号：CN113641213B
公开(公告)日：2023-04-25
申请号：CN202110865503.5
申请日：2021-07-29
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明公开一种基于ELS帧的时间同步装置与方法，该方法包括：定时器模块，CPU模块，处理器内部存储模块，DMA模块及FC端口模块；定时器模块根据用户设置的最大计数周期性的触发DMA模块向FC端口模块搬移CSU帧帧；CPU模块根据用户发送的CSR帧进行CSU帧的组装；处理器内部存储模块存储CPU模块组装后的CSU帧；DMA模块将处理器内部存储模块中的CSU帧搬移到FC端口模块上；FC端口模块在发送方向使用本地实时RTC值替换CSU帧内部的时间信息；或在接收方向解析CSU帧的时间信息并更新本地RTC值。本发明利用DMA模块将处理器内部存储模块中的CSU帧搬移到FC端口模块的发送缓冲中，无需CPU模块进行调度，工作效率高。
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公开(公告)号：CN113111615B
公开(公告)日：2023-04-25
申请号：CN202110344051.6
申请日：2021-03-31
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/331 , G06F30/3312
Abstract: 本发明涉及芯片时钟检测技术领域，特别涉及一种SoC芯片时钟功能验证方法及系统，从SoC芯片外部管脚中选取用于引出芯片内部待测时钟的测试管脚；利用时钟仿真验证平台并根据芯片内时钟网络分布级数，对内部各时钟频率进行遍历，依次选择待测时钟，并通过测试管脚输出对待测时钟频率进行验证确认。本发明将内部待测时钟频率经过一定系数的分频之后引出至外部管脚，在仿真验证平台中，根据芯片内部时钟网络分布的级数，通过对不同层级的寄存器配置操作，可完成对全芯片所有时钟的时钟频率进行遍历和自动比较，不会遗漏每一个时钟，具有实现简单、自动化验证效率高等特点，适合于时钟网络复杂、时钟频点较多的SoC芯片或大规模ASIC芯片，具有较好应用前景。
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公开(公告)号：CN113110943B
公开(公告)日：2023-04-25
申请号：CN202110344052.0
申请日：2021-03-31
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明属于交换芯片技术领域，特别涉及一种软件定义交换结构及基于该结构的数据交换方法，用于适配信息系统中不同应用需求，该结构包含：通过共享缓存结构组成的第一级交换，与通过CrossBar矩阵组成的第二级交换，其中，第一级交换中的共享缓存结构设置有m*n个端口，该m*n个端口均分为n个端口组，每个端口组内共享输入缓存和输出缓存，端口组之间通过第二级交换中的CrossBar矩阵连接。本发明综合考虑共享缓存交换和CrossBar矩阵交换两种交换结构的优缺点，将二者优点结合起来，基于软件定义互连技术实现高吞吐低时延交换结构的可编程特性以及协议无关性，满足交换芯片在多种不同场景下的实际应用，具有较好的应用前景。
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