公开(公告)号：CN119483593A

公开(公告)日：2025-02-18

申请号：CN202510065555.2

申请日：2025-01-16

Applicant: 安徽大学

Inventor： 赵强 ,  江海滨 ,  强斌 ,  李鑫 ,  李志刚 ,  郝礼才 ,  彭春雨 ,  卢文娟 ,  蔺智挺 ,  吴秀龙

IPC: H03M1/08 ,  H03M1/12

Abstract: 本发明涉及图像传感器设计技术领域，具体涉及用于CIS的高速Pipe‑SAR‑ADC电路及模块。本发明的电路首先通过CDS‑PGA部对输入信号进行采样保持、增益放大、引入固定偏移，得到差分信号；再通过第一级SAR‑ADC部对差分信号进行6bit量化，得到6位数值码及残差信号；接着通过MDAC部将残差信号进行放大，得到放大信号；然后通过第二级SAR‑ADC部对到放大信号进行7bit量化，得到7位数值码；最后通过冗余校准部依据6位数值码、7位数值码进行冗余校准得到最终的12位数字码。本发明不仅能够满足更高的输入信号范围、更高的信噪比，而且降低了噪声、消除了失调电压，能够实现高速、低噪声及高分辨率。

公开(公告)号：CN115051698B

公开(公告)日：2025-02-18

申请号：CN202210695673.8

申请日：2022-06-20

Applicant: 安徽大学

Inventor： 卢文娟 ,  王丽萍 ,  王志轩 ,  彭春雨 ,  赵强 ,  郝礼才 ,  戴成虎 ,  高珊 ,  吴秀龙 ,  陈军宁

IPC: H03K17/28 ,  H03K17/687

Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。

公开(公告)号：CN114863971B

公开(公告)日：2025-02-14

申请号：CN202210412408.4

申请日：2022-04-19

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 彭春雨 ,  郑好 ,  卢文娟 ,  高珊 ,  郝礼才 ,  赵强 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G11C11/419

Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。

公开(公告)号：CN119360924A

公开(公告)日：2025-01-24

申请号：CN202411958430.4

申请日：2024-12-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吕婧 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  刘玉 ,  李鑫 ,  吴秀龙

IPC: G11C16/24 ,  G11C16/26 ,  G11C7/06

Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及一种减小位线耦合电容影响的DRAM阵列电路及模块。本发明包括：目标阵列、参考阵列、奇行灵敏放大器SAk、偶行灵敏放大器SAj、奇行预充电路PREk、奇行开关Sbl,k、奇行开关Sblb,k。本发明将DRAM阵列电路的位线按照奇偶行进行划分，通过对奇行位线增设额外的预充电路、并配合奇行位线与奇行灵敏放大器进行接通或断开，实现奇偶读取；本发明的奇偶读取相较于传统DRAM阵列读取，能够大幅度降低DRAM阵列耦合电容的影响，显著提升DRAM阵列读取结果准确率。本发明解决了传统DRAM阵列电路进行读取时受位线耦合电容影响大的问题。

公开(公告)号：CN119356640A

公开(公告)日：2025-01-24

申请号：CN202411918331.3

申请日：2024-12-25

Applicant: 安徽大学

Inventor： 刘玉 ,  楼扬 ,  毛康康 ,  蔺智挺 ,  吴秀龙 ,  李鑫 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  周永亮 ,  郝礼才 ,  胡薇 ,  李志刚

IPC: G06F7/544 ,  G06F7/575 ,  G06N3/065

Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。

公开(公告)号：CN113921058B

公开(公告)日：2025-01-10

申请号：CN202111064230.0

申请日：2021-09-10

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 蔺智挺 ,  孙朋 ,  吴秀龙 ,  朱志国 ,  彭春雨 ,  卢文娟 ,  赵强 ,  陈军宁

IPC: G11C11/417 ,  G11C13/00

Abstract: 本发明公开了一种8T2R非易失SRAM单元电路，包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路，上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR；一个N型MOSFET和一个P型MOSFET构成的传输门电路，N型MOSFET记为NT，P型MOSFET记为PT；两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT，左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力。

公开(公告)号：CN119070816A

公开(公告)日：2024-12-03

申请号：CN202411112107.5

申请日：2024-08-14

Applicant: 安徽大学

Inventor： 戴成虎 ,  刘泽毅 ,  赵强 ,  彭春雨 ,  强斌 ,  关立军 ,  蔺智挺 ,  吴秀龙

IPC: H03M1/00 ,  H03M1/36 ,  H03M1/12

Abstract: 本发明属于集成电路领域，具体涉及一种单端比较器、多比特SAR‑ADC电路及其芯片。单端比较器包括三个PMOS管P0～P2，三个NMOS管N0～N2，一个电容C，三个传输门TG1～TG3。电路中，P1和N1构成第一反相器，P2和N2构成第二反相器；P0作为第一反相器与电源VDD之间的传输管；N0作为第一反相器与地端GND之间的传输管。两个反相器级联。第一反相器的输入端接在电容的上极板上，第二反相器的输出端OUT用于输出比较结果。其中一个传输门用于将电容上极板的初始电压置位阈值电压，另外两个传输门用于将电容下级板在输入信号Vin和参考电压Vref之间进行切换。相比传统比较器，本发明的比较器和ADC电路的静态功耗更低，可以降低存算电路的总体功耗。

公开(公告)号：CN118487600B

公开(公告)日：2024-09-24

申请号：CN202410947080.5

申请日：2024-07-16

Applicant: 安徽大学

Inventor： 彭春雨 ,  李嘉祥 ,  关立军 ,  戴成虎 ,  卢文娟 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: H03M1/10 ,  H03M1/46

Abstract: 本发明属于集成电路领域，具体涉及一种单端输入的精度可配置的SAR‑ADC及其芯片。支持对输入的信号电压按照不同的精度等级进行量化。该SAR‑ADC包括CDAC电容阵列、比较电路和异步逐次逼近逻辑电路三个部分，其中，CDAC电容阵列通过切换各个电容底极板的电压调整输出的参考电压VP的大小；比较电路采用带失调校准电路的两级比较器；异步逐次逼近逻辑电路用于对CDAC电容阵列的输出进行调整，并对比较电路的运行状态进行切换，进而使得整个电路对输出的信号电压的量化精度可以在3‑6bit的范围内进行自由配置。本发明解决了现有存内计算电路因依赖多种ADC电路来实现不同精度量化而带来的计算效率和功耗缺陷。

公开(公告)号：CN118171621B

公开(公告)日：2024-07-05

申请号：CN202410593517.X

申请日：2024-05-14

Applicant: 安徽大学

Inventor： 高珊 ,  田浪 ,  彭春雨 ,  赵强 ,  郝礼才 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06F30/367 ,  H03K19/00 ,  H03K19/20

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及基于极性加固的双节点翻转自恢复的锁存器电路、模块。本发明包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。本发明的节点X1、X1b、X2、X2b形成N极性加固，节点X3、X3b形成P极性加固。本发明具备完全的SNU、DNU翻转自恢复能力，并有较低的延迟、较低的功耗、较低的功耗延迟积和较大的临界电荷。本发明的晶体管数量较少，面积开销也较低。本发明解决了现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题。

公开(公告)号：CN117713768B

公开(公告)日：2024-04-26

申请号：CN202410159994.5

申请日：2024-02-05

Applicant: 安徽大学

Inventor： 卢文娟 ,  陈江山 ,  彭春雨 ,  赵强 ,  蔺智挺 ,  吴秀龙

IPC: H03K5/24 ,  H03M3/00

Abstract: 本发明涉及比较器设计技术领域，具体涉及一种互补输入比较器电路、模块。本发明公开了一种互补输入比较器电路，包括：开关部、输入部、电流源部、放大部、Buffer转换部一、Buffer转换部二。本发明电路的输入部采用了互补输入设计，增加了输入范围，能有效保证Sigma‑Delta ADC的输出信号不失真。本发明电路的电流源部给输入部进行电流分配，以保证输入部的正常工作。经过实验仿真，本发明的电路可以降低输入噪声、提高输出信号压摆率。本发明解决了现有交叉耦合比较器存在噪声偏大、压摆率偏低的问题。