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公开(公告)号:CN104051505B
公开(公告)日:2017-01-18
申请号:CN201410283340.X
申请日:2014-06-23
Applicant: 北京大学
Abstract: 本发明涉及集成电路的静电放电保护技术领域,尤其涉及一种LDMOS ESD器件。本发明的LDMOS ESD器件在源漏区的下方引入P+掺杂区,使得在LDMOS ESD器件获得更高的二次击穿电流。当ESD冲击发生时,寄生的晶体管作为主要静电放电器件,使得新型LDMOS ESD器件的单位面积静电放电电流增大,从而获得高的ESD保护水平。另外,本发明的LDMOS ESD器件的触发电压由LDMOS晶体管P+掺杂层的引入,实现了触发电压可调节。
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公开(公告)号:CN104052472B
公开(公告)日:2016-09-07
申请号:CN201410256146.2
申请日:2014-06-10
Applicant: 北京大学
IPC: H03L7/099
Abstract: 本发明公开了一种低相位噪声LC‑VCO,所述一种低相位噪声LC‑VCO包括PMOS管Mp1、Mp2、Mp3、Mp4;NMOS管Mn1、Mn2;固定电容C1、C2、Cc1、Cc2;可变电容Cvar1、Cvar2;两端电感ind;电阻R1、R2。本发明通过固定电容Cc1、Cc2将震荡电压波形耦合到并联的尾电流源的PMOS管的栅极上,采用尾电流源动态切换技术,减小了交叉耦合负阻MOS管的电流波形占空比,而且减少了尾电流源MOS管陷阱的产生,从而降低LC‑VCO的相位噪声;另外,本发明将交叉耦合负阻PMOS的衬底接到地,从而降低了交叉耦合PMOS的阈值电压,使得负阻提供的电流增大,LC‑VCO的相位噪声降低。
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公开(公告)号:CN103248033B
公开(公告)日:2015-07-22
申请号:CN201310169739.0
申请日:2013-05-09
Applicant: 北京大学
IPC: H02H9/04
CPC classification number: H02H9/04 , H01L27/0266 , H01L27/0285 , H02H9/046
Abstract: 本发明提供了一种瞬态和直流同步触发型电源钳位ESD保护电路,该ESD保护电路包括:瞬态触发模块、直流电压触发模块以及泄放器件,该瞬态触发模块分别与该直流电压触发模块和该泄放器件相连接。本发明提供的ESD保护电路在ESD冲击来临时,能较好、较快的打开,同时能够有效避免快速上电和高频噪声引起的误触发和闩锁问题。
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公开(公告)号:CN102768852B
公开(公告)日:2015-03-18
申请号:CN201210272687.5
申请日:2012-08-01
Applicant: 北京大学
IPC: G11C11/419 , G11C7/06
Abstract: 本发明公开了一种灵敏放大器,涉及电路技术领域,包括:电流采样电路,电流/电压转换电路以及锁存放大电路,所述电流采样电路连接所述电流/电压转换电路和锁存放大电路,所述电流采样电路用于采样位线及非位线上的电流差,所述电流/电压转换电路将所述电流差转换成电压差,所述锁存放大电路放大所述电压差,并切断电流采样电路以及电流/电压转换电路的电流通路。本发明的灵敏放大器通过电流采样电路对位线上的电流差进行采样,并将其转换为电压信号,输入到后级基于锁存器的放大级,当信号被成功放大后,随即切断前级的直流通路,以停止对位线的继续放电,从而无直流功耗产生,降低了直流功耗。
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公开(公告)号:CN102723930B
公开(公告)日:2014-11-12
申请号:CN201210227152.6
申请日:2012-06-29
Applicant: 北京大学
Abstract: 本发明公开了一种双边沿D触发器,涉及D触发器领域。所述双边沿D触发器包括:互相连接的控制电路和求值电路;所述控制电路,用于在时钟信号的作用下产生控制信号;所述求值电路,用于在所述时钟信号和所述控制信号的共同作用下进行求值运算,实现双边沿触发的逻辑功能。所述双边沿D触发器,采用单相时钟控制,既能稳定地在时钟信号的上升沿和下降沿完成输出信号对输入信号的响应,又提高了工作速度,降低了功耗,是一种功能完善、性能良好的双边沿D触发器,在数字电路中具有广泛的应用前景。
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公开(公告)号:CN102832203B
公开(公告)日:2014-10-08
申请号:CN201210313870.5
申请日:2012-08-29
Applicant: 北京大学
IPC: G01R31/26
CPC classification number: G01R31/2621 , H01L22/14 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及MOS器件质量及可靠性研究领域,公开了一种栅氧化层界面陷阱密度测试结构及方法。本发明使得n型和p型MOS器件的栅氧化层界面陷阱密度测试可以在同一测试结构上完成,不仅可以缩短一半的测量的时间,而且由于本测试方法是基于简单的电流-电压扫描测试,无需使用脉冲发生器等设备,降低了常规方法的测量仪器成本。本发明测量获得的具有谱峰特征的测试结果,也便于数据的分析与计算。另外,本发明测试结构是四端结构,因为可同时完成两种测试,所以等效于减小了测试结构的版图面积,降低了测试成本,满足了对于先进工艺节点下,制造成本的急速增加而带来的成本控制的需求。
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公开(公告)号:CN103941178A
公开(公告)日:2014-07-23
申请号:CN201410165827.8
申请日:2014-04-23
Applicant: 北京大学
IPC: G01R31/317
Abstract: 本发明提供了一种检测集成电路制造工艺中工艺波动的检测电路,所述电路包括环振电路、时钟缓冲级、第一数级反相器链N以及第二数级反相器链P;所述环振电路为反相器级联构成;所述第一数级反相器链N为反相器级联,并挂载D触发器构成;所述第二数级反相器链P为反相器级联,并挂载D触发器构成。本发明的一种检测集成电路制造工艺中工艺波动的检测电路可以把NMOS和PMOS的波动分别测量出来,并以数字化的方式输出,方便读取数据,且有利于在片上进行集成,用于后续的工艺波动补偿。
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