公开(公告)号：CN101933146B

公开(公告)日：2012-06-27

申请号：CN200980103571.5

申请日：2009-01-14

Applicant: 株式会社东芝

Inventor： 铃木拓马 ,  河野洋志 ,  四户孝

IPC: H01L29/78 ,  H01L29/739 ,  H01L21/04 ,  H01L29/417 ,  H01L29/36

CPC classification number: H01L29/7802 ,  H01L21/0465 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7816

Abstract: 一种半导体器件包括：第一导电类型或第二导电类型的碳化硅衬底(101)；第一导电类型的SiC层(102)，其形成在SiC衬底(101)的第一主表面上；第二导电类型的第一SiC区(103)，其形成在SiC层(102)的表面上；第一导电类型的第二SiC区(104)，其形成在第一SiC区(103)的表面内；栅极电介质(105)，其连续地形成在SiC层(102)、第二SiC区(104)、以及介于SiC层(102)与第二SiC区(104)之间的第一SiC区(103)的表面上；栅极电极(106)，其形成在栅极电介质(105)上；第一电极(108)，其嵌入在沟槽中，该沟槽被选择性地形成在第一SiC区(103)与第二SiC区(104)邻接的部分中；以及第二电极(107)，其形成在SiC衬底(101)的第二主表面上。

公开(公告)号：CN101933146A

公开(公告)日：2010-12-29

申请号：CN200980103571.5

申请日：2009-01-14

Applicant: 株式会社东芝

Inventor： 铃木拓马 ,  河野洋志 ,  四户孝

IPC: H01L29/78 ,  H01L29/739 ,  H01L21/04 ,  H01L29/417 ,  H01L29/36

CPC classification number: H01L29/7802 ,  H01L21/0465 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7816

Abstract: 一种半导体器件包括：第一导电类型或第二导电类型的碳化硅衬底(101)；第一导电类型的SiC层(102)，其形成在SiC衬底(101)的第一主表面上；第二导电类型的第一SiC区(103)，其形成在SiC层(102)的表面上；第一导电类型的第二SiC区(104)，其形成在第一SiC区(103)的表面内；栅极电介质(105)，其连续地形成在SiC层(102)、第二SiC区(104)、以及介于SiC层(102)与第二SiC区(104)之间的第一SiC区(103)的表面上；栅极电极(106)，其形成在栅极电介质(105)上；第一电极(108)，其嵌入在沟槽中，该沟槽被选择性地形成在第一SiC区(103)与第二SiC区(104)邻接的部分中；以及第二电极(107)，其形成在SiC衬底(101)的第二主表面上。

公开(公告)号：CN116169173A

公开(公告)日：2023-05-26

申请号：CN202211074679.X

申请日：2022-09-01

Applicant: 株式会社东芝

Inventor： 大桥辉之 ,  河野洋志 ,  朝羽俊介 ,  尾形昂洋

IPC: H01L29/78 ,  H01L29/06

Abstract: 提供一种浪涌电流耐量提高的半导体装置。实施方式的半导体装置具备晶体管区域和二极管区域。晶体管区域包含具有与第一面相接的第一部分的n型的第一碳化硅区域、p型的第二碳化硅区域、n型的第三碳化硅区域、与第一部分、第二碳化硅区域以及第三碳化硅区域相接的第一电极、与第二面相接的第二电极以及栅极电极。二极管区域包含：具有与第一面相接的第二部分的n型的第一碳化硅区域；p型的第四碳化硅区域；与第二部分以及第四碳化硅区域相接的第一电极；以及第二电极。第四碳化硅区域的每单位面积的占有面积大于第二碳化硅区域的每单位面积的占有面积。另外，第一二极管区域设置在第一晶体管区域与第二晶体管区域之间。

公开(公告)号：CN104916586A

公开(公告)日：2015-09-16

申请号：CN201410379431.3

申请日：2014-08-04

Applicant: 株式会社东芝

Inventor： 山下敦子 ,  堀阳一 ,  野田隆夫 ,  河野洋志

IPC: H01L21/822

CPC classification number: H01L22/12 ,  G03F7/70433 ,  H01L22/20

Abstract: 本发明提供一种使制造成品率提高的半导体装置的制造方法。实施方式的半导体装置的制造方法为，多个半导体芯片区域的每个半导体芯片区域具有用于配置第1二极管的第1配置区域和用于配置第2二极管的第2配置区域，上述第1二极管具有第1导电型区域以及第2导电型区域，上述第2二极管具有金属膜以及与上述金属膜接触的半导体区域，该半导体装置的制造方法包括：准备能够将上述多个半导体芯片区域配置在面内的晶片基板的步骤；检测上述晶片基板是否存在缺陷，并取得上述缺陷的坐标信息的步骤；以及，根据上述坐标信息来决定上述半导体芯片区域内的上述第1配置区域以及上述第2配置区域的位置，以使得上述缺陷收容在上述第1配置区域中的步骤。

公开(公告)号：CN101393934A

公开(公告)日：2009-03-25

申请号：CN200810215916.3

申请日：2008-09-09

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  四户孝 ,  太田千春 ,  西尾让司

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/7802 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 本发明提供半导体器件及其制造方法，目的是在SiCMOSFET中减小沟道长度的不一致。本发明的半导体器件具备：设置在碳化硅基板上的第1导电类型的第1碳化硅层(2)；形成于第1碳化硅层(2)上的第2导电类型的第2碳化硅层(3)；在第2碳化硅层(3)的表面以预定的间隔相向地设置，具有同一浓度、同一深度的第1导电类型的第1和第2碳化硅区域(4、5)；贯通第1碳化硅区域(1)和第2碳化硅层(3)，到达第1碳化硅层的第3碳化硅区域(9)；在第1和第2碳化硅区域(4、5)上以及被第1和第2碳化硅区域夹着的第2碳化硅层(3)上连续地形成的栅绝缘膜(101)；以及形成于栅绝缘膜(101)上的栅电极(11)。