公开(公告)号：CN106531744B

公开(公告)日：2021-12-28

申请号：CN201610809546.0

申请日：2016-09-08

Applicant: 三星电子株式会社

Inventor： 朴世准 ,  尹壮根 ,  黄盛珉 ,  文安植 ,  夏志良

IPC: H01L27/11582

Abstract: 一种半导体器件，包括：交替并重复地堆叠在衬底上的多个绝缘图案和多个栅极；在基本垂直于衬底上表面的第一方向上延伸穿过栅极的沟道图案；在沟道图案和衬底之间的半导体图案；以及在沟道图案和半导体图案之间的导电图案。导电图案将沟道图案电连接到半导体图案。导电图案接触沟道图案的底部边缘和半导体图案的上表面。

公开(公告)号：CN111725218A

公开(公告)日：2020-09-29

申请号：CN202010201012.6

申请日：2020-03-20

Applicant: 三星电子株式会社

Inventor： 梁宇成 ,  任峻成 ,  黄盛珉 ,  金志荣 ,  金智源

IPC: H01L27/11529 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11582

Abstract: 本公开提供了垂直半导体器件。一种垂直半导体器件包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有第一外围电路；下绝缘夹层，在第二基板上；以及多个布线结构，电连接垂直存储单元和第一外围电路。粘合层的下表面和下绝缘夹层的上表面可以彼此接触。

公开(公告)号：CN109378315A

公开(公告)日：2019-02-22

申请号：CN201810596910.9

申请日：2018-06-11

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  任峻成 ,  李吉成 ,  赵恩锡

IPC: H01L27/11556 ,  H01L27/11582 ,  H01L27/11526 ,  H01L27/11521 ,  H01L27/11568 ,  H01L27/11573

Abstract: 一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。

公开(公告)号：CN109326606A

公开(公告)日：2019-02-12

申请号：CN201810856293.1

申请日：2018-07-27

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  李东植 ,  任峻成

IPC: H01L27/11551 ,  H01L27/11578

CPC classification number: H01L27/11582 ,  H01L21/0217 ,  H01L21/02636 ,  H01L21/0273 ,  H01L21/26513 ,  H01L21/31053 ,  H01L21/31144 ,  H01L21/7684 ,  H01L21/76897 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/40117 ,  H01L27/11551 ,  H01L27/11578

Abstract: 一种垂直存储器件被提供。该垂直存储器件包括衬底、第一栅电极、沟道、第一布线和第二布线。衬底包括单元区域和外围电路区域。第一栅电极在衬底的单元区域上在第一方向上彼此间隔开，第一方向基本上垂直于衬底。沟道在单元区域上在第一方向上延伸穿过第一栅电极的一部分。第一布线形成在单元区域上，并且设置在第一层级处，该第一层级在第一方向上比其上分别形成第一栅电极的栅电极层级更高。第二布线形成在外围电路区域上，并且设置在第一层级处和在比栅电极层级更高的第二层级处。

公开(公告)号：CN109148462A

公开(公告)日：2019-01-04

申请号：CN201810677598.6

申请日：2018-06-27

Applicant: 三星电子株式会社

Inventor： 尹壮根 ,  黄盛珉 ,  任峻成 ,  具教一 ,  赵厚成 ,  金善煐 ,  柳铁 ,  尹在璇

IPC: H01L27/11556 ,  H01L27/11582

Abstract: 公开了一种三维半导体存储器装置，其包括在衬底上在第一方向上排列的第一沟道组至第三沟道组。第一沟道组至第三沟道组在衬底上沿着第二方向彼此间隔开。第一沟道组至第三沟道组中的每一个包括在垂直于衬底的顶表面的第三方向上延伸的多个竖直沟道。第一沟道组和第二沟道组在第二方向上彼此邻近并且在第二方向上以第一距离间隔开。第二沟道组和第三沟道组在第二方向上彼此邻近并且以小于第一距离的第二距离间隔开。

公开(公告)号：CN103928467B

公开(公告)日：2018-12-28

申请号：CN201410012574.0

申请日：2014-01-10

Applicant: 三星电子株式会社

Inventor： 李昌炫 ,  黄盛珉

IPC: H01L27/115 ,  H01L27/11524

Abstract: 一种三维半导体器件包括一个层叠在另一个上的第一和和第二选择线。上部线水平地交叉第一和第二选择线。第一和第二竖直图案竖直地交叉第一和第二选择线。第一和第二竖直图案共同连接到上部线。第一和第二竖直图案的每个组成彼此串联连接的第一和第二选择晶体管。第一和第二竖直图案的第一选择晶体管分别被第一和第二选择线控制。

公开(公告)号：CN109037210A

公开(公告)日：2018-12-18

申请号：CN201810600087.4

申请日：2018-06-12

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  任峻成 ,  金智慧

IPC: H01L27/06 ,  H01L21/70

Abstract: 本申请提供了一种半导体存储器件和制造半导体存储器件的方法。所述半导体存储器件包括：体导电层，其包括单元阵列部分和外围电路部分；电极结构，其位于所述体导电层的所述单元阵列部分上；垂直结构，其贯穿所述电极结构；残余衬底，其位于所述体导电层的所述外围电路部分上；以及连接导电图案，其贯穿所述残余衬底。所述电极结构包括在彼此上方层叠的多个电极。所述垂直结构连接到所述体导电层的所述单元阵列部分。所述连接导电图案连接到所述体导电层的外围电路部分。

公开(公告)号：CN105261619B

公开(公告)日：2018-12-07

申请号：CN201510398264.1

申请日：2015-07-08

Applicant: 三星电子株式会社

Inventor： 黄盛珉

IPC: H01L27/1157

Abstract: 本发明公开了一种半导体装置，其包括：衬底上的各位线；衬底与位线之间的栅极结构；栅极结构与位线之间的共源极线；以及将位线连接至共源极线的沟道结构。沟道结构中的每一个可包括：多个第一垂直部分，其穿过栅极结构并且连接至位线；第二垂直部分，其穿过栅极结构并且连接至共源极线；以及水平部分，其设置在衬底与栅极结构之间，以将第一垂直部分与第二垂直部分彼此连接。

公开(公告)号：CN108538845A

公开(公告)日：2018-09-14

申请号：CN201810171709.6

申请日：2018-03-01

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  尹壮根 ,  任峻成

IPC: H01L27/11548 ,  H01L27/11551 ,  H01L27/11575 ,  H01L27/11578 ,  H01L23/00

Abstract: 提供了半导体存储器件。一种半导体存储器件包括存储单元区域和在存储单元区域的一部分上的绝缘体。该半导体存储器件包括在绝缘体中并且在存储单元区域与半导体存储器件的另一区域之间的应力消除材料。

公开(公告)号：CN108538844A

公开(公告)日：2018-09-14

申请号：CN201711214301.4

申请日：2017-11-28

Applicant: 三星电子株式会社

Inventor： 金英宇 ,  任峻成 ,  尹壮根 ,  黄盛珉

IPC: H01L27/11526 ,  H01L27/11551 ,  H01L27/11573 ,  H01L27/11578

Abstract: 提供了一种三维(3D)半导体装置，所述3D半导体装置包括具有单元阵列区和外围电路区的基底。单元阵列结构位于单元阵列区中，并包括3D存储器单元阵列。外围逻辑结构位于外围电路区中并包括外围电路晶体管。单元绝缘层使单元阵列结构绝缘。外围绝缘层与外围逻辑结构和单元阵列区绝缘并且具有多孔层。