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公开(公告)号：CN119730387A
公开(公告)日：2025-03-28
申请号：CN202411693677.8
申请日：2019-02-21
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件。半导体器件包括在衬底上彼此相邻的第一逻辑单元和第二逻辑单元、以及在第一逻辑单元与第二逻辑单元之间在第一方向上延伸的混合分离结构。每个逻辑单元包括：第一有源图案和第二有源图案，第一有源图案和第二有源图案在与第一方向相交的第二方向上延伸，并且在第一方向上彼此间隔开；以及栅电极，在第一方向上延伸并跨越第一有源图案和第二有源图案，并且所述多个栅电极以栅极间距间隔开。混合分离结构包括将第一逻辑单元的第一有源图案与第二逻辑单元的第一有源图案分离的第一分离结构；以及第一分离结构上的第二分离结构。第一分离结构的宽度大于栅极间距。
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公开(公告)号：CN109542666B
公开(公告)日：2024-06-18
申请号：CN201811106617.6
申请日：2018-09-21
Applicant: 三星电子株式会社
Abstract: 公开一种用于支持纠错码的装置及其测试方法。一种根据本发明构思的示例实施例的用于支持用于存储器测试的测试模式的装置可包括：存储器，被配置为接收并存储写入数据，并且从存储的写入数据输出读取数据；纠错码(ECC)引擎，被配置为通过对输入数据进行编码来生成写入数据，并且当N是正整数时，通过校正包括在接收数据中的N位或更少位的错误位来生成输出数据；错误插入电路，被配置为在正常模式下将读取数据作为接收数据提供给ECC引擎，并且在测试模式下将通过使读取数据的小于N位的至少一个位反相而获得的数据作为接收数据提供给ECC引擎。
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公开(公告)号：CN108400135B
公开(公告)日：2024-01-09
申请号：CN201810118892.3
申请日：2018-02-06
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本发明提供一种集成电路(IC)，该IC可以包括多个标准单元。该多个标准单元中的至少一个标准单元可以包括：电源轨，配置为向所述至少一个标准单元供电，电源轨在第一方向上延伸；包括至少一个晶体管的单元区域，该至少一个晶体管配置为确定所述至少一个标准单元的功能；第一虚设区域和第二虚设区域，分别与单元区域的在第一方向上的两侧相邻；以及有源区域，跨单元区域、第一虚设区域和第二虚设区域地在第一方向上延伸。有源区域的包括在第一虚设区域或第二虚设区域中的区域电连接到电源轨。
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公开(公告)号：CN116805626A
公开(公告)日：2023-09-26
申请号：CN202310296909.5
申请日：2023-03-24
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/088 , G06F30/30
Abstract: 一种集成电路可包括各自对应于第一电路的第一功能单元和第二功能单元，其中，第一功能单元可包括：在第一层中沿着第一网格在第一方向上延伸的第一图案和在第二层中沿着第二网格在第一方向上延伸的第二图案，在与第一方向交叉的第二方向上，第一网格可具有大于第二网格的第二间距的第一间距，并且第二功能单元可包括第一功能单元的布局，并且在第二方向上具有比第一功能单元的长度大第一间距的长度。
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Patent Agency Ranking
公开(公告)号：CN115954341A
公开(公告)日：2023-04-11
申请号：CN202310112065.4
申请日：2018-02-08
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L27/02
Abstract: 公开了一种集成电路。该集成电路包括沿第一方向延伸的第一有源区和第二有源区，沿基本上垂直于第一方向的第二方向延伸并且跨过第一有源区和第二有源区的第一栅极线以及包括在第一有源区上方与第一栅极线交叉的第一导电图案和在第一栅极线上方沿第二方向延伸并连接到第一导电图案的第二导电图案的第一接触跨接线。
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公开(公告)号：CN107039070B
公开(公告)日：2022-06-14
申请号：CN201710061158.3
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/419 , H01L27/02
Abstract: 一种半导体器件包括有源区域，所述有源区域在第一方向上延伸；第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处；第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。
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公开(公告)号：CN106407496B
公开(公告)日：2021-10-15
申请号：CN201610615043.X
申请日：2016-07-29
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/394 , G06F30/398 , H01L21/768
Abstract: 提供了一种设计半导体装置的布图的方法和制造半导体装置的方法。所述设计半导体装置的布图的方法包括：制造标准单元布图，包括在至少一个互连布图中安置初始管脚图案；执行布线步骤以使初始管脚图案连接到高水平互连布图；基于完成布线步骤时获得的接触信息在互连布图中产生管脚图案。管脚图案小于初始管脚图案。
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公开(公告)号：CN105390399B
公开(公告)日：2020-08-28
申请号：CN201510526883.4
申请日：2015-08-25
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78
Abstract: 提供了一种制造半导体装置的方法和一种半导体装置，所述半导体装置具有第一区、第二区和位于第一区和第二区之间的第三区，所述方法包括：形成分别从第一区和第二区中的基板突出的第一初始有源图案和第二初始有源图案；在基板上形成暴露第三区的掩模图案；利用掩模图案作为蚀刻掩模来执行第一蚀刻工艺以分别形成第一有源图案和第二有源图案；以及在基板上形成栅极结构。
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公开(公告)号：CN110211955A
公开(公告)日：2019-09-06
申请号：CN201910135780.3
申请日：2019-02-21
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 提供了一种半导体器件。半导体器件包括在衬底上彼此相邻的第一逻辑单元和第二逻辑单元、以及在第一逻辑单元与第二逻辑单元之间在第一方向上延伸的混合分离结构。每个逻辑单元包括：第一有源图案和第二有源图案，第一有源图案和第二有源图案在与第一方向相交的第二方向上延伸，并且在第一方向上彼此间隔开；以及栅电极，在第一方向上延伸并跨越第一有源图案和第二有源图案，并且所述多个栅电极以栅极间距间隔开。混合分离结构包括将第一逻辑单元的第一有源图案与第二逻辑单元的第一有源图案分离的第一分离结构；以及第一分离结构上的第二分离结构。第一分离结构的宽度大于栅极间距。
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