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公开(公告)号：CN102751992A
公开(公告)日：2012-10-24
申请号：CN201210254339.5
申请日：2012-07-20
Applicant: 北京大学
IPC: H03M1/66
Abstract: 本发明涉及动态元素匹配编码技术领域，公开了一种动态元素匹配编码方法，包括以下步骤：S1、输入数字信号；S2、将所述数字信号分为两部分L和R，设置指向所述数字信号中各元素的指针，并利用所设置的指针分别对L和R进行动态元素匹配编码，输出对应于L的M1个元素C1到CM1以及对应于R的M-M2+1个元素CM2到CM，其中M、M1、M2均为正整数，且M1是对M/2进行截尾取整得到的数。本发明能够在将失配引起的失真转换为噪声的同时，减小每个采样周期的开关跳变数。
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公开(公告)号：CN102082561B
公开(公告)日：2012-10-10
申请号：CN201110050897.5
申请日：2011-03-03
Applicant: 北京大学
IPC: H03K3/012
Abstract: 本发明公开了一种SOI时钟双边沿静态D触发器，包括：上通道和下通道两条数据通道，所述上通道包括N型MOS管TN1、TN2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括N型MOS管TN3、TN4，反相器INV2、INV3、INV4以及CMOS传输门TG2。本发明提出了一种基于SOI的时钟双边沿静态D触发器。实验数据显示，和体硅工艺实现的CMOS器件相比，SOI工艺实现的电路可以减小功耗达81.25％。与现有的三种触发器相比，能节省功耗达71.58％。而且相较于单边沿触发器，在同样的时钟频率下能够使得输入处理速率加快一倍。
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公开(公告)号：CN102636678A
公开(公告)日：2012-08-15
申请号：CN201210104045.4
申请日：2012-04-10
Applicant: 北京大学
IPC: G01R19/00
Abstract: 本发明涉及集成电路技术领域，提供了一种阈值电压退化测量电路。所述电路包括两个串联的MOS管；其中，第一MOS管为被测管，第一MOS管的栅极连接第一直流电压，源极和衬底同时连接源极电压，漏极连接输出端；第二MOS管的栅极和漏极同时连接第二直流电压，源极和衬底同时连接输出端。在本发明的方案中，提出了一种结构简单的阈值电压退化测量电路，其电路只包含两个串联的MOS管，只需测量输出端的电压变化即可直接测量被测管的阈值电压退化情况，只涉及一个物理量的获取且无需进行二次处理和分析，因此本发明的技术方案结构简单、操作方便、节省时间、结果精确直观且易于实现。
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公开(公告)号：CN102420587A
公开(公告)日：2012-04-18
申请号：CN201110457470.7
申请日：2011-12-30
Applicant: 北京大学
IPC: H03K3/012
Abstract: 本发明公开了一种脉冲型D触发器，包括：预充电路、求值电路、脉冲信号控制管、锁存电路，所述预充电路包括：分别连接所述求值电路的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的栅极用于接脉冲信号，非栅极的一端均用于接电源信号，其特征在于，还包括第三PMOS管和第四PMOS管的栅极用于分别连接输入信号或输入信息号的非，所述第三PMOS管非栅极的一端与所述第一PMOS管中连接到求值电路的一端连接，所述第四PMOS管非栅极的一端与所述第二PMOS管中连接到求值电路的一端连接，所述第三PMOS管和第四PMOS管非栅极的另一端均用于接电源信号。本发明的脉冲型D触发器相对于传统的D触发器提高了工作速度，降低了功耗，同时增强了电路工作的稳定性。
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公开(公告)号：CN102420003A
公开(公告)日：2012-04-18
申请号：CN201110372106.0
申请日：2011-11-21
Applicant: 北京大学
IPC: G11C7/06
Abstract: 本发明公开了一种电流镜型WTA灵敏放大器，涉及集成电路中的放大器技术领域，包括用于探测位线上的电流差的电流传输电路、以及用于将所测电流差放大为电压信号的反馈放大回路，还包括：电流镜反馈电路，用于通过增大所述电流差使所述电压信号进一步放大。本发明所述电流镜型WTA灵敏放大器通过采用电流镜结构引入额外的反馈机制，与现有的WTA灵敏放大器相比，其在没有影响电路功耗延迟积的情况下，提高了电路的工作速度。
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Patent Agency Ranking
公开(公告)号：CN102263104A
公开(公告)日：2011-11-30
申请号：CN201110162466.8
申请日：2011-06-16
Applicant: 北京大学
IPC: H01L27/02 , H01L29/78 , H01L29/423
Abstract: 本发明涉及半导体集成芯片的静电放电保护电路技术领域，特别涉及一种MOS结构的ESD保护器件，包括：栅极(2)、衬底、衬底极(4)，梳齿状的源极(3)和漏极(1)，所述栅极(2)、源极(3)和漏极(1)均设置于所述衬底上表面，所述源极(3)和漏极(1)相配合，所述栅极(2)呈锯齿状，且设置于所述源极(3)和漏极(1)之间。本发明通过设置锯齿状的栅极，使得整个器件相当于一个宽度很长的MOS管，提高了泄放能力。
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公开(公告)号：CN102176443A
公开(公告)日：2011-09-07
申请号：CN201110044418.9
申请日：2011-02-23
Applicant: 北京大学
IPC: H01L23/544 , H01L27/02 , G01R31/12
Abstract: 本发明公开了一种用于测试氧化层击穿可靠性的结构及方法，该结构包括具有不同面积的多个氧化层电容，多个氧化层电容共享同一个栅极，每个氧化层电容包括一个衬底，且各个氧化层电容的衬底相互分离。本发明的测试结构不仅可以使用常规的半导体参数测试设备，而且仅一次测量就可以获得多个氧化层击穿数据，因此在没有增加测试设备成本的前提下，提高了测试效率。
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公开(公告)号：CN102176442A
公开(公告)日：2011-09-07
申请号：CN201110043372.9
申请日：2011-02-22
Applicant: 北京大学
IPC: H01L23/544 , H01L27/02 , G01R31/26
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种用于测量MOS器件HCI可靠性的测试结构，包括：n型MOS器件和p型MOS器件，所述n型MOS器件的源极、衬底和p型MOS器件的漏极三者连接在一起组成所述结构的源极；且所述p型MOS器件的源极、衬底和n型器件的漏极三者连接在一起组成所述结构的漏极；所述n型MOS器件和p型MOS器件的栅极分别构成所述结构的n型栅极和p型栅极。本发明提供了一种可同时测量n型和p型MOS器件HCI可靠性的测试结构及方法，使得n型和p型MOSFET器件HCI可靠性测试可以在同一测试结构上完成。
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公开(公告)号：CN102169869A
公开(公告)日：2011-08-31
申请号：CN201110034388.3
申请日：2011-02-01
Applicant: 北京大学
IPC: H01L23/544 , H01L29/78 , G01R31/26
Abstract: 本发明公开了一种用于检测MOS器件晶向相关性的可靠性测试结构及方法，该结构包括：两个MOS器件，所述两个MOS器件的源极、漏极分别连接，形成两个器件共同的源极和共同的漏极，所述两个MOS器件具有不同的晶向，且沟道宽度为W、沟道长度为L，W、L的值由两个MOS器件的栅极分别与共同的源漏区域的相对位置决定。本发明节省了可靠性测试结构的面积、缩短了可靠性测试的时间，并提高了可靠性测试的效率。
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公开(公告)号：CN102157195A
公开(公告)日：2011-08-17
申请号：CN201110115338.8
申请日：2011-05-05
Applicant: 北京大学
IPC: G11C11/413
Abstract: 本发明公开了一种低电压静态随机存储器单元、存储器和写操作方法，涉及存储器领域。该低电压静态随机存储器单元包括写字线、读位线、读字线、第一写位线、第二写位线、NMOS管mn0～mn3、PMOS管mp0、反相器inv1～inv2；mn0的栅极连接读字线，其源极连接读位线，其漏极连接节点n0；mn1的栅极连接节点q，其源极连接节点n0，其漏极连接第二写位线；mn2的栅极连接节点qb，其源极连接第一写位线，其漏极连接节点n0；mn3的栅极连接写字线，其源极连接节点qbt，其漏极连接节点n0。该低电压静态随机存储器单元，具有较高的稳定性，并且在进行存储器布局的时候，可以使用位交叉结构，不会造成“假读”问题。
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